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AR# 33195

Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - GMII および RGMII のセットアップおよびホールド要件を満たすための IDELAY の調整

説明


Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper で提供されている UCF に、受信側の物理インターフェイスが特定のデータ有効ウィンドウ内になるようにするためクロックとデータのアライメントを強制する OFFSET 制約の例が含まれています。

これはアライメントを決定するのには役立ちますが、データ有効ウィンドウは GMII または RGMII 仕様のセットアップおよびホールド要件を満たしていません。受信クロックの IODELAY インスタンスによるクロック誤差のため、一部のデバイスではウィンドウが広めになっています。

ソリューション


すべてのデザインで IDELAY タップを適切に調整することを推奨します。使用しているデザインに最適な設定を検討するには、『LogiCORE IP Virtex-6 FPGA Embedded TEMAC User Guide』 (UG800) を参照してください。

調整後にもタイミング エラーが発生する場合は、クロック誤差を減らし、OFFSET 制約のデータ有効ウィンドウを厳しくし、受信クロックの専用 IODELAY を削除する必要があります。次の 3 つの手順を実行してください。
  1. 物理インターフェイスの受信クロックの IODELAY ブロックを削除します。<core_name>_example_design.v[hd] で、GMII コンフィギュレーションの場合は IODELAY インスタンス gmii_rxc_delay、RGMII コンフィギュレーションの場合は rgmii_rxc_delay をコメントアウトし、BUFIO インスタンス bufio_rx と BUFR インスタンス bufr_rx の入力を GMII モードの場合は gmii_rx_clk_delay から GMII_RX_CLK に、RGMII モードの場合は rgmii_rx_clk_delay から RGMII_RXC に変更します。
  2. 受信クロックの IODELAY ブロックへの参照を UCF から削除します。<core_name>_example_design.ucf で、GMII モードの場合は gmii_rxc_delay を含む行、RGMII モードの場合は rgmii_rxc_delay を含む行をコメントアウトします。
  3. OFFSET 制約を調整して適切な仕様に準拠するようにします。
    • GMII モードでは「IN 2 ns VALID 2 ns」、
    • RGMII モードでは "IN 1 ns VALID 2 ns" が設定されていることを確認します。

クロック遅延と誤差が軽減されたので、デザインのクロックとデータの関係を適切にするため IDELAY_VALUE 値の調整が必要な場合があります。

Virtex-6 低電力デバイス (-1L スピード グレード) および一部の Virtex-6 HXT の場合のみ、GMII 物理インターフェイスのインプリメンテーションで受信側のタイミング仕様が満たされず、RGMII 物理インターフェイスのインプリメンテーションでは受信側のタイミングに余裕がなくなります。 しかし、適切に IODELAY を調整し、システム マージンを十分に持たせることで、正しく動作させることができる可能性があります。IODELAY を調整する際は、PHY? のタイミング特性およびシステム マージンを解析してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33309 Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.3 および v1.3 rev1 - ISE 11.3 と 11.5 でのリリース ノートおよび既知の問題 N/A N/A
AR# 33195
日付 12/15/2012
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper
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