33761 - Spartan-6 FPGA Integrated Block Wrapper v1.2 for PCI Express - 100MHz のリファレンス クロックを使用する方法

アンサー #	33761
パーツ	IP-SysIO-PCI Express Block
最終更新日	2009-11-11 00:00:00.0
ステータス	Active
キーワード	PCIe, S6

ソリューション

100MHz リファレンス クロックを使用するには、生成したラッパ ファイルで一部を変更する必要があります。この要件は、ISE ソフトウェア 12.1 に含まれる v1.3 リリースでなくなる予定です。変更するパラメータは、VHDL と Verilog の両方で類似しています。

source/<core_name>.v[hd] ファイルでジェネリック [VHDL] またはパラメータ [Verilog] の REF_CLK_FREQ を 0 に変更します。

source/gtpa1_dual_wrapper_tile.vhd ファイルで次の属性を変更します。
(使用するチャネルに従い _0 を _1 に変更)

CLK25_DIVIDER_0 を 4 に変更
PLL_DIVSEL_FB_0 を 5 に変更
PLL_DIVSEL_REF_0 を 2 に変更

100MHz リファンレンス クロックを使用するには、v1.2 を使用する必要があります。v1.1 ではサポートされていません。

PCI Express 用のザイリンクス デバイスのクロックについては、(Xilinx Answer 18329) を参照してください。

改訂履歴
11/11/2009 - PLL_DIVSEL_REF_0 値を修正。 0 ではなく 2 である必要があります。
11/05/2009 - 初期リリース