33775 - Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ
Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ
| アンサー # | 33775 |
| トピック | IP-SysIO-PCI Express Block |
| 最終更新日 | 2009-11-18 00:00:00.0 |
| ステータス | Active |
| デバイス | - |
| デザイン ツール | - |
| IP | - |
| ボードとケーブル | - |
問題の詳細
キーワード : Design Advisory, root port, endpoint, PCIe, デザイン アドバイザリ, ルート ポート, エンドポイント, PCI Express
デザイン アドバイザリ アンサーは、現在進行中のデザインに影響する重要な問題に対して作成され、ザイリンクス アラート通知システムに含められます。
ソリューション
Virtex-6 FPGA Integrated Block Wrapper for PCI Express のリリース ノートおよび既知の問題のリストは、次のサイトから 『IP リリース ノート ガイド』を参照してください。http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf
デザイン アドバイザリ
現在のところ、Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリはありません。
ザイリンクスのアラート設定のプリファレンスは、次から指定できます。
http://japan.xilinx.com/support/myalerts
改訂履歴
2009 年 11 月 16 日 - プリファレンス設定のリンクを追加
2009 年 11 月 9 日- 初期リリース