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ザイリンクス Virtex-6 FPGA ソリューション センター

Virtex-6 FPGA ソリューション センターには、Virtex-6 デバイスに関連する質問を解決するのに役立つ情報が掲載されています。Virtex-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Virtex-6FPGA ソリューション センターから情報を入手してください。

デザイン アシスタント

Xilinx Virtex-6 FPGA ソリューション センター - デザイン アシスタント


Virtex-6 FPGA デザイン アシスタントでは、Virtex-6 FPGA の推奨デザイン フローを利用し、クロック、デバイス、およびブロック RAM/FIFO デザインでよく発生する問題をデバッグします。デザイン アシスタントには、設計およびトラブルシューティングに関する有益な情報だけでなく、Virtex-6 FPGA を使用して効率的な設計を行うために参照する必要のある資料へのリンクも示します。

注記 : このアンサーは、ザイリンクス Virtex-6 FPGA ソリューション センター (ザイリンクス アンサー 34963) の一部です。ザイリンクス Virtex-6 FPGA ソリューション センターには、Virtex-6 デバイスに関連するすべての質問への回答が含まれています。Virtex-6 FPGA でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Virtex-6 FPGA ソリューション センターから情報を入手してください。


まず、Virtex-6 FPGA デザインに関する質問またはトラブルシュートする必要のある問題が発生しているデザイン段階を選択します。これでデザインを進めていくのに必要な情報が表示されるようになります。

(ザイリンクス アンサー 34965) - Virtex-6 FPGA 入門
(ザイリンクス アンサー 34977) - Virtex-6 FPGA の設計
(ザイリンクス アンサー 37710) - ボード レベルの考慮事項
(ザイリンクス アンサー 37211) - トラブルシューティング - クロック、デバイス、ブロック RAM/FIFO

* FPGA デザインのほかの部分をトラブルシュートする場合は、その他ソリューション センターの重要問題およびデザイン アシスタントを参照してください。

資料

Virtex-6 FPGA 資料 - Virtex-6 FPGA の機能と仕様がシステムに適合するかどうかを判断する際に参考にすべき資料


Virtex-6 FPGA の機能と仕様がシステムに適合するかどうかを判断する際に参考にすべき資料を教えてください。

注記 : このアンサーは、ザイリンクス Virtex-6 ソリューション センター (ザイリンクス アンサー 34963) の一部です。ザイリンクス Virtex-6 FPGA ソリューション センターには、Virtex-6 に関連するすべての質問への回答が含まれています。Virtex-6 を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Virtex-6 ソリューション センターから情報を入手してください。


Virtex-6 FPGA の資料センターには、Virtex-6 FPGA に関連した資料がすべてあります。
http://japan.xilinx.com/support/documentation/virtex-6.htm

利用可能な資料は次のとおりです。
  • Virtex-6 ファミリ概要
  • Virtex-6 FPGA データシート : DC 特性およびスイッチ特性
  • Virtex-6 エラッタ
  • Virtex-6 ユーザー ガイド

Virtex-6 ファミリ概要を参照して、Virtex-6 デバイス ファミリの機能を理解し、Virtex-6 FPGA ファミリ間の違いを確認して適切な製品を選択してください。

Virtex-6 FPGA データシートを参照して、Virtex-6 ファミリの DC およびスイッチ特性を確認してください。

Virtex-6 エラッタを参照して、考慮中のデバイスに関しデータシートの仕様に例外がないか、確認してください。

Virtex-6 ユーザー ガイドを参照にして、Virtex-6 FPGA リソースの使用方法の詳細を確認してください。

デザイン アドバイザリ

Virtex-6 FPGA デザイン アドバイザリのマスター アンサー

デザイン アドバイザリ アンサーは、現在進行中のデザインに影響を与える問題に対して作成され、ザイリンクス アラート通知システムに含められます。

このアンサーでは、Virtex-6 FPGA および Virtex-6 FPGA デザインに影響する関連問題のデザイン アドバイザリをリストします。


2013 年 4 月 8 日のデザイン アドバイザリ :
2013/04/05 (ザイリンクス アンサー 45166) Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ : RX_P1_CTRL 属性値をアップデート 

2012 年 8 月 13 日のデザイン アドバイザリ :
2012/08/15 (ザイリンクス アンサー 51145) デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 の間接プログラムを実行するとツールが警告なしにクラッシュする

2012 年 5 月 21 日のデザイン アドバイザリ :
2012/05/17 (ザイリンクス アンサー 47938) Virtex-6 FPGA のデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する

2012 年 2 月 13 日のデザイン アドバイザリ :
2012/01/25 (ザイリンクス アンサー 42444) Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある : アップデート

2012 年 1 月 16 日のデザイン アドバイザリ :
2012/01/13 (ザイリンクス アンサー 45166) スタートアップ時のバースト エラーおよび RXRECCLK がトグルしないことに関する Virtex-6 GTH トランシーバーのデザイン アドバイザリ

2011 年 12 月 19 日のデザイン アドバイザリ :
2011/12/13 (ザイリンクス アンサー 43591) Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RXBUFRESET 関連の初期化シーケンスと BUFFER_CONFIG_LANEx の問題を回避するために必要なアップデート : ES シリコンの情報を修正

2011 年 11 月 21 日のデザイン アドバイザリ :
2011/11/21 (ザイリンクス アンサー 44174) スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ

2011 年 9 月 19 日のデザイン アドバイザリ :
2011/09/19 (ザイリンクス アンサー 43829) Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET が不正に接続される

2011 年 8 月 22 日のデザイン アドバイザリ :
2011/08/22 (ザイリンクス アンサー 43591) Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RXBUFRESET 関連の初期化シーケンスと BUFFER_CONFIG_LANEx の問題を回避するために必要なアップデート

2011 年 8 月 8 日のデザイン アドバイザリ :
2011/08/08 (ザイリンクス アンサー 43346) Virtex-6 GTH のデザイン アドバイザリ - リタイマーのない 10G+ 光学インターフェイス (例 : SFP+ および QSFP) に対する推奨事項
2011/08/08 (ザイリンクス アンサー 42682) Virtex-6 FPGA のデザイン アドバイザリ - 13.x iMPACT - JTAG チェーンにターゲット FPGA 以外が含まれていると、eFUSE のキー プログラムが不正になる

2011 年 7 月 11 日のデザイン アドバイザリ :
2011/07/08 (ザイリンクス アンサー 42444) Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用したデザインをタイミング解析から再実行する必要がある
2011/07/07 (ザイリンクス アンサー 41821) Virtex-6 FPGA のデザイン アドバイザリ - BitGen オプション -g Next_Config_Addr のデフォルト値の変更
2011/07/07 (ザイリンクス アンサー 41099) Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO のリセットを RDCLK/WRCLK に同期させる必要がある

2011 年 7 月 6 日のデザイン アドバイザリ :
2011/07/01 (ザイリンクス アンサー 42444) Virtex-6 FPGA のデザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用したデザインをタイミング解析から再実行する必要がある
2011/06/30 (ザイリンクス アンサー 42682) Virtex-6 FPGA のデザイン アドバイザリ - 13.x iMPACT - JTAG チェーンにターゲット FPGA 以外が含まれていると、eFUSE のキー プログラムが不正になる
2011/04/11 (ザイリンクス アンサー 41099) Virtex-6 FPGA のデザイン アドバイザリ - 同期 FIFO のリセットを RDCLK/WRCLK に同期させる必要がある

2011 年 3 月 21 日のデザイン アドバイザリ :
2011/03/18 (ザイリンクス アンサー 40885) Virtex-6 FPGA プロダクション GTH トランシーバーのデザイン アドバイザリ : GTH TXUSERCLKOUT/RXUSERCLKOUT の操作ガイドラインを追加

2011 年 3 月 21 日のデザイン アドバイザリ :
2011/03/04 (ザイリンクス アンサー 40885) Virtex-6 FPGA プロダクション GTH トランシーバーのデザイン アドバイザリ

2010 年 10 月 18 日のデザイン アドバイザリ :
2010/10/11 (ザイリンクス アンサー 38132) Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件
2010/10/11 (ザイリンクス アンサー 38133) Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限
2010/09/27 (ザイリンクス アンサー 38134) Virtex-6 コンフィギュレーションのデザイン アドバイザリ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない
2010/09/07 (ザイリンクス アンサー 36642) Virtex-6 システム モニター - 最大 DCLK 周波数を 80MHz に変更

2010 年 8 月 30 日のデザイン アドバイザリ :
2010/08/27 (ザイリンクス アンサー 37667) Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更

2010 年 3 月 22 日のデザイン アドバイザリ :
2010/03/19 (ザイリンクス アンサー 34859) Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複
2010/02/11 (ザイリンクス アンサー 33849) Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値
2010/01/22 (ザイリンクス アンサー 34164) Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり

改訂履歴

2013/04/05 - アンサー 45166 をアップデート
2012/09/24 - マイナーなアップデート、内容に変更なし
2012/08/09 - アンサー 51145 を追加
2012/05/17 - アンサー 47938 を追加
2012/02/13 - アンサー 42444 をアップデート
2012/01/13 - アンサー 45166 を追加
2011/12/13 - アンサー 43591 をアップデート
2011/12/12 - アンサー 44174 のタイトルをアップデート
2011/11/21 - アンサー 44174 を追加
2011/09/15 - アンサー 43829 を追加
2011/08/18 - アンサー 43591 を追加
2011/08/01 - アンサー 43346 を追加、アンサー 42682 をアップデート
2011/07/07 - アンサー 41821 を追加、アンサー 42444、41099 をアップデート
2011/07/05 - アンサー 42444 を追加、アンサー 41099 をアップデート
2011/06/30 - アンサー 42682 を追加
2011/03/18 - アンサー 40885 をアップデート
2011/03/04 - アンサー 40885 を追加
2010/10/14 - アンサー 38134、 36642 を追加
2010/10/10 - アンサー 38132、38133 を追加
2010/08/27 - アンサー 37667 を追加
2010/03/19 - 初版


Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45166 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - RX_P1_CTRL 属性が正しくないと RX ビヘイビアに問題が発生することがある N/A N/A
43829 Virtex-6 FPGA GTH トランシーバーのデザイン アドバイザリ - x4 モードでラッパーの RXBUFRESET が不正に接続される N/A N/A
42444 デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある N/A N/A
41821 Virtex-6 のデザイン アドバイザリ - BitGen オプションの変更により、13.1 では問題が発生しなかったのに 13.2 で生成した BIT ファイルではコンフィギュレーション エラーが発生する N/A N/A
41099 Virtex-6 FPGA のデザイン アドバイザリ - 同期FIFO は RDCLK/WRCLK に同期してリセットする必要がある N/A N/A
38134 Virtex-6 コンフィギュレーションのデザイン アドバイザリ - 電源投入時に PROGRAM_B ピンを Low に保持してもコンフィギュレーションが遅延されない N/A N/A
38133 Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315MHz を超える場合の DIVCLK_DIVIDE 値の制限 N/A N/A
38132 Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件 N/A N/A
37667 Virtex-6 FPGA -1L インダストリアル グレードの Vccint 仕様の変更 N/A N/A
34859 Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複 N/A N/A
47938 Virtex-6 FPGA の 14.1 タイミング解析に関するデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する N/A N/A
44174 スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ N/A N/A
33849 Virtex-6 FPGA MMCM - MMCM の新しい要件、VCO 最小周波数、CLKFBOUT_MULT_F 値 N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA デザインのインプリメンテーションを ISE 11.5 以降のソフトウェアで再実行する必要あり N/A N/A
51145 デザイン アドバイザリ - 14.2 iMPACT - Virtex-6 で Indirect プログラムを使用すると警告メッセージなしにツールが停止する N/A N/A

主な問題

Virtex-6 - 12.x ソフトウェアでの Virtex-6 FPGA に関する既知の問題

このアンサーでは、ISE Design Suite 12 で Virtex-6 FPGA を使用する場合の既知の問題を示します。


次に、12.x ISE デザイン ツールでの既知の問題のうち Virtexn-6 FPGA に関するものをリストします。このリストに含まれていない問題がある可能性もあります。このリストに含まれていない問題が発生した場合は、ウェブケースを開いてザイリンクス テクニカル サポートにご連絡ください。

ソフトウェアにターゲット デバイスのプロダクション ステータスのスピード ファイルが含まれている場合は、プロダクション用にデザインを再インプリメントする際、デザイン再合成し、IP コアを再インプリメントすることをお勧めします。これにより、ソフトウェアでの DRC、タイミング モデル、クロック トポロジの変更、およびその他の修正点が確実に適用されます。

All ISE Design Suite 12.x :

ブロック RAM/FIFO

(ザイリンクス アンサー 42444)デザイン アドバイザリ - 18K/36K ブロック RAM または 18K/36K FIFO を使用しているデザインのタイミング解析を実行し直す必要がある

MMCM

(ザイリンクス アンサー 38132)Virtex-6 FPGA MMCM デザイン アドバイザリ - MMCM の BANDWIDTH 属性要件
(ザイリンクス アンサー 38133)Virtex-6 FPGA MMCM デザイン アドバイザリ - Fclkin が 315 MHz を超える場合の DIVCLK_DIVIDE 値の要件

ISE Design Suite 12.3 :

MMCM

(ザイリンクス アンサー 39029) Virtex-6 MMCM - 負の値の位相シフトが使用されると MMCM からの位相シフトが間違っている
(ザイリンクス アンサー 34219) Virtex-6 MMCM - カスケードされている MMCM がハードウェアで機能しない

ChipScope Pro/IBERT

(ザイリンクス アンサー 37355) 12.2/12.3 ChipScope - IBERT - GTH - パラメーター スイープがサポートされていない
(ザイリンクス アンサー 32912) 11.2 ChipScope Analyzer - 「ERROR:INTERNAL_ERROR:Portability:basutencodeimp.c:229:1.24」というエラー メッセージが表示される
(ザイリンクス アンサー 35420) 12.x/11.x ChipScope IBERT - システム クロックに LVDS_25 クロックを使用すると、入力で DIFF_TERM がイネーブルにならない
(ザイリンクス アンサー 33599) 11.x ChipScope Pro - 「csejtag - The application failed to start because libCseCore.dll was not found. Re-installing the application may fix this problem.」というエラー メッセージが表示される
(ザイリンクス アンサー 37354) 12.2/12.3 ChipScope - IBERT - GTH - ChipScope Analyzer でリセットしても、エラー ビット カウントがゼロにリセットされないことがある

MIG

(ザイリンクス アンサー 38104) MIG v3.6、Virtex-6 DDR3 - GUI で AXI RDIMM データ幅が選択できない
(ザイリンクス アンサー 37997) MIG v3.6 Virtex-6 DDR3 マルチコントローラー - CXT -1 デバイスでシングル コントローラーしか生成できない
(ザイリンクス アンサー 37863) MIG v3.6, Virtex-6 マルチコントローラー - FF1760 パッケージすべてでデフォルト バンクを選択するとマップ エラーが発生する

MAP

(ザイリンクス アンサー 37835) 12.2 MAP - グローバル最適化をオンにすると MMCM キャリブレーション回路が含まれない

GTX トランシーバー

(ザイリンクス アンサー 35681) Virtex-6 GTX トランシーバー - MMCM をロックできず TX/RXRESETDONE をアサートできない

PCI Express

(ザイリンクス アンサー 37963) Virtex-6 FPGA Integrated Block Wrapper v2.1 for PCI Express - VHDL ラッパーが v2.1 リリースで使用できない

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ISE Design Suite 12.2 :

ブロック RAM

(ザイリンクス アンサー 34859) Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複

コンフィギュレーション

(ザイリンクス アンサー 35451) iMPACT 12.x - ISE 12.2 で Numonyx J3 (Rev D、F) を使用した Virtex-6 の間接的プログラミングのサポートを削除

PlanAhead

(ザイリンクス アンサー 35917) 12.1 Virtex-6 PlanAhead - 配置をインポートすると、BUFGDLL がサポートされない

ChipScope IBERT

(ザイリンクス アンサー 36576) 12.2 ChipScope IBERT - [Implement Design] をクリックしても、インプリメンテーション スクリプトが生成されない
(ザイリンクス アンサー 34674) 11.x/12.1 ChipScope IBERT - Virtex-6 FPGA GTX: CORE Generator does not list upper GTXE1 quads of SX475T and LX550T
(ザイリンクス アンサー 34683) 11.x/12.x ChipScope、Virtex-6 - IBERT パラメーターのスイープ テストでエラーがアイの中央に表示される
(ザイリンクス アンサー 36680) 12.2 CORE Generator -IBERT コアを生成すると「ERROR:sim - Unable to evaluate Tcl command:」というエラー メッセージが表示される

GTX トランシーバー

(ザイリンクス アンサー 37014) Virtex-6 GTX Transceiver: ERROR:MapLib:1226 - GTXE1 - POWER_SAVE が不正に設定されていると DRC エラーが発生する

XAUI

(ザイリンクス アンサー 36228) LogiCORE IP XAUI v9.1 および v9.1 rev1 - ISE 12.2 で使用するには Virtex-6 GTX_POWER_SAVE のアップデートが必要

Embedded Tri-mode Ethernet MAC Wrapper v1.4

(ザイリンクス アンサー 36223) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.4 - SGMII または 1000BASE-X をターゲットにすると、GTX POWER_SAVE に関連して DRC エラーが発生する

Ethernet 1000BASE-X PCS/PMA または SGMII v10.5

(ザイリンクス アンサー 36957) LogiCORE IP Ethernet 1000BASE-X PCS/PMA または SGMII v10.5 - Virtex-6 HXT をターゲットにすると、GMII セットアップ/ホールド エラーが発生する

MPMC

(ザイリンクス アンサー 33817) 12.2 EDK、MPMC v6.00.a、Virtex-6 - 「ERROR:ConstraintSystem:58 - Constraint does not match any design objects」というエラー メッセージが表示される

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ISE Design Suite 12.1 :

Aurora 64B/66B

(ザイリンクス アンサー 35371) Aurora 64B/66B v4.1 - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題

Block RAM

(ザイリンクス アンサー 34859) Virtex-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複

MMCM

(ザイリンクス アンサー 36274) 11.5、12.1 - Virtex-6 MMCM - MMCM がデバイスのスタートアップおよび MMCM のリセット後にロックしない

I/O

(ザイリンクス アンサー 36082) Virtex-6 SelectIO - 不連続のバンクをまたがる DCI のカスケード接続は ISE ソフトウェア 12.2 でサポート
(ザイリンクス アンサー 36320) Virtex-6 - OSERDES で駆動される N 側の擬似差動出力がトグルしない
(ザイリンクス アンサー 35952) BitGen - Virtex-6 デバイスで UnusedPin オプションを使用すると、未使用の I/O がプルアップされない

MAP/PAR

(ザイリンクス アンサー 35574) 12.1 Project Navigator - -mt (Enable Multi-Threading) オプションがMAP と PAR のプロセス プロパティでグレー表示される

タイミング シミュレーション

(ザイリンクス アンサー 35514) 12.1 - Virtex-6 デバイスを使用すると、タイミング シミュレーションでエラーが発生する

iMPACT

(ザイリンクス アンサー 33942) 11.x iMPACT - 間接的プログラムで Winbond SPI フラッシュを追加すると、データ幅の入力を求められる (Virtex-6 FPGA での x02 または x4 SPI のサポートについて)

パーシャル リコンフィギュレーション

(ザイリンクス アンサー 35399) 12.1 Virtex-6 FPGA パーシャル リコンフィギュレーション - パーシャル BIT ファイルに RAM の内容が正しく記述されない

Chipscope

(ザイリンクス アンサー 35417) 12.1 ChipScope Pro - Virtex-6Q、Spartan-6Q、および Spartan-6Q LX/LXT デバイスがサポートされていない
(ザイリンクス アンサー 33701) 12.1/11.x ChipScope Pro - 08 個以上の GT をイネーブルにすると、Virtex-6 で IBERT を生成できない
(ザイリンクス アンサー 34674) 11.x/12.1 ChipScope IBERT - Virtex-6 GTX : SX475T と LX550T の上部 GTXE1 区画が CORE Generator に表示されない
(ザイリンクス アンサー 34683)11.x/12.x ChipScope、Virtex-6 - IBERT パラメーターのスイープ テストでエラーがアイの中央に表示される

GTX Transceiver Wizard

(ザイリンクス アンサー 34191) Virtex-6 FPGA GTX Transceiver Wizard - 製品デバイス用の属性のアップデート

GTX トランシーバー

(ザイリンクス アンサー 35055) Virtex-6 FPGA GTX トランシーバー - 未使用の GTX トランシーバーに対する自動マクロ挿入

MPMC

(ザイリンクス アンサー 34717) 12.1 EDK、MPMC v6.00.a - 「ERROR:EDK:1558 - PORT MPMC_Clk_Wr_I0 not found in mpd」というエラー メッセージが表示される

MIG

(ザイリンクス アンサー 35742) MIG v3.0 ~ 3.4 Virtex-6 DDR2 SDRAM - DDR2_RAS_N のタイミングが不正である
(ザイリンクス アンサー 35247) MIG v3.4 Virtex-6 DDR2/DDR3 - 固定ピン配置ツールで VREF サイトを選択できない
(ザイリンクス アンサー 35252) MIG v3.0-3.4 Virtex-6 DDR3 - 480 ~ 533MHz で実行されているインターフェイスではREFCLK 周波数 (IODELAYCTRL リファレンス クロック) を300MHz にする必要がある
(ザイリンクス アンサー 36503) MIG v3.4 Virtex-6 DDR3 - シミュレーションで phy_init_done が High にならない

PCI Express

(ザイリンクス アンサー 33834) Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - VHDL フローを使用している場合にコンポーネント名 「core」 を使用するとインプリメンテーションでエラーが発生する
(ザイリンクス アンサー 34009) Virtex-6 FPGA ML605 ボード- PCI Express リンクがトレインしない; PCI Express のインプリメンテーションで v1.3 Integrated Block Wrapper for PCI Express を使用する必要がある
(ザイリンクス アンサー 34115) Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express - 「WARNING:Xst:2016 - Found a loop when searching source」という警告メッセージが表示される

Tri-mode Ethernet MAC v1.4

(ザイリンクス アンサー 33195) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - GMII および RGMII のセットアップおよびホールド要件を満たすための IDELAY の調整

改定履歴

2012/09/24 - 若干の更新。内容には変更なし
2011/07/18 - BRAM/FIFO 問題を含めるため更新
2012/10/22 - MMCM の (ザイリンクス アンサー 34219) を追加
2010/10/08 - 12.3 用に更新
2010/08/02 - 12.2 用に更新、12.1 用のアンサーを追加
05/04/2010 - GTX トランシーバーの (ザイリンクス アンサー 35055) およびタイミング シミュレーションの (ザイリンクス アンサー 35514) を追加
2010/05/03 - 12.1 リリース初版

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