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AR# 36039

System Generator for DSP 12.1 - Interleaver/Deinterleaver v6.0 ブロックのシミュレーションで不一致が発生する

説明

Interleaver/Deinterleaver v6.0 IP ブロックを含むデザインのテストベンチを生成すると、自動的に生成された System Generator テストベンチのシミュレーション中に不一致がレポートされます。

ソリューション

この問題は、row、col、row_sel、col_sel、または block_size ポートへ無効な組み合わせを駆動している場合に発生します。この問題が発生し、Interleaver/Deinterleaver v6.0 コアのシミュレーション モデルを使用している場合は、Serial Interleaver Deinterleaver コアの出力に不明な値が示されます。

たとえば、[Number of Selectable Rows] を 3 に設定すると、3 つの値を表すのには 2 ビット必要なので、row_sel という 2 ビットの入力ポートが得られます。このために ('b11) を指定できる余分な値が 1 つできますが、これは選択可能な行のセットに対応しません。ランタイムで row_sel を 'b00、'b01、および 'b10 に設定することは有効ですが、'b11 に設定すると、シミュレーション モデルから X が出力され、MATLAB で NAN (Not A Number) として知られる不明データになります。

この問題を回避するには、Interleaver/De-interleaver コアを有効な値でのみ駆動するようにします。このコアの入力の駆動に関する詳細は、次のサイトから Serial Interleaver / De-interleaver データシートを参照してください。
http://japan.xilinx.com/products/ipcenter/DO-DI-INTERLEAV.htm

AR# 36039
日付 05/26/2014
ステータス アーカイブ
種類 一般
ツール
  • System Generator for DSP - 12.1
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