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AR# 37425

12.3 EDK、12.3 ISE - カスタム AXI IP コアの作成方法

説明

カスタム AXI IP コアの作成方法を教えてください。EDK の Create and Import Peripheral Wizard には、EDK 13.1 までサンプルが含まれません。

ソリューション

Verilog AXI4 マスター/スレーブと VHDL AXI4-Stream マスター/スレーブのサンプル テンプレートは、このアンサーの最後からダウンロードできます。

これらに含まれるのは、Verilog AXI4 および AXI4-Lite マスター サンプルを除き、I/O ポートおよびパラメーター テンプレートのみです。VHDL AXI4-Stream ループバック サンプルは (ザイリンクス アンサー 38509) から入手できます。ロジック サンプルは今後追加される予定です。EDK Create/Import Peripheral Wizard には、13.1 で AXI4/AXI4-Lite スレーブ IPIF のサポート、13.2 でマスター機能の一部のサポートが含まれる予定です。PLB slave_single IPIF からの移行に AXI_Lite_IPIF ライブラリを使用するサンプルは、EDK AXI_GPIO を参照してください。

EDK デザインでは、接続されている AXI インターコネクト ブロックを設定する MPD ファイルのパラメーターが AXI4 テンプレートに含まれています。これには、レジスタのパイプライン、クロック ドメイン交差、幅変換、FIFO などのサービスが含まれます。サンプルはすべて完全な EDK pcore です。使用するには、ダウンロードした ZIP ファイルを EDK プロジェクトの pcores/ ディレクトリーに解凍し、[Project] → [Rescan User Repositories] をクリックします。コアが [IP Catalog] パネルの [USER] の下にリストされます。

EDK 以外のデザインでは、axi_<corename>/hdl/verilog または axi_<corename>/hdl/vhdl ディレクトリの HDL ファイルを HDL ソースのサンプルとして使用できます。

AXI デザインのヒント :

  • EDK pcore としてデザインを作成する場合、データ幅など、接続されている AXI_Interconnect を正しくパラメーター設定するのに必要な MPD パラメーターが複数あります。たとえば、次の MHS パラメーターで、AXI インターコネクトを 64 ビット幅の M_AXI インターフェイスに設定でき、インターコネクトにより該当ロジックが割り当てられます。

    PARAMETER C_M_AXI_DATA_WIDTH = 64、DT = integer、ASSIGNMENT = CONSTANT、BUS = M_AXI

    テンプレートには、これらのパラメーターの多くが既に含まれています。




ar37425.zip

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
ar37425.zip 48 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34609 EDK 12.x - アンサーのリスト N/A N/A
AR# 37425
日付 03/02/2013
ステータス アクティブ
種類 一般
ツール
  • EDK - 12.3
  • EDK - 13.1
  • ISE Design Suite - 12.3
  • More
  • ISE Design Suite - 13.1
  • EDK - 12.4
  • ISE Design Suite - 12.4
  • EDK - 13.2
  • EDK - 13.3
  • EDK - 13.4
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