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AR# 39960

Virtex-6 FPGA Embedded Tri-Mode Ethernet MAC - Synopsys 社の VCS のバックアノテート タイミング シミュレーションのタイムアウト

説明

Synopsys 社の VCS シミュレーターを使用して、Virtex-6 FPGA Embedded Tri-Mode Ethernet MAC のコンフィギュレーションのバックアノテート タイミング シミュレーションを実行すると、次のようなエラー メッセージが表示されます。 ''

ERROR - Testbench timed out

特に、TEMAC_SINGLE SecureIP モデルの EMACPHYTXGMIIMIICLKOUT クロック出力がトグルできない場合、信号伝送が見られません。 

これは、X_TEMAC_SINGLE simprim インスタンス内にある PHYEMACGTXCLK 入力のパルス スワロイングが原因で発生する問題で、Synopsys 社の VCS シミュレーターを使用しているときのタイミング シミュレーションでのみ発生します。

この問題は ISE 12.x および ISE 13.x の Virtex-6 FPGA Embedded Tri-Mode Ethernet MAC v1.5 および v2.1 のラッパーで見られます。

ソリューション

この問題を回避するには、別のサポートされているシミュレーターを使用してバックアノテート タイミング シミュレーションを実行します。

Synopsys VCS シミュレーターを使用する必要がある場合は、次のいずれかを実行できます。

  • (ザイリンクス アンサー 9872) に従ったアドレス パルス スワロー ビヘイビアー 
  • vcs コマンドから -sdf オプションを削除して、SDF タイミング データのバック アノテーションを削除 (たとえば、提供されている simulate_vcs.sh スクリプトから)

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40633 Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.5 - ISE Design Suite 13.1 でのリリース ノートおよび既知の問題 N/A N/A
AR# 39960
日付 09/08/2014
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper
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