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AR# 57254

2013.2 Vivado System Generator - FIR Compiler v7.1 のビヘイビアー シミュレーションとデータが一致しない

説明

FIR Compiler v7.1 ブロックが含まれる Vivado System Generator デザインで、System Generator シミュレーションと HDL ビヘイビアー シミュレーションで出力データが一致しません。

System Generator の結果は、数サイクル分遅れています。

ソリューション

この問題は、FIR C モデルを駆動する際に、System Generator でフロント パディング係数データが不正に処理されることが主な原因で発生します。

係数の再読み込み機能がイネーブルになっており、係数の構造に基づいている FIR Compiler でこの問題を回避するには、次を実行します。

FIR Compiler ブロックのハイブリッド シミュレーション フローをディスエーブルにし、System Generator シミュレーション中に追加される 1 つまたは複数遅延を削除します。

FIR Compiler ブロックでのハイブリッド シミュレーション サポートは、次の場所にあるファイルをアップデートすることによりディスエーブルにできます。

<Install dir>\scripts\sysgen\matlab\xlfircv71_init.m

たとえば、次の行を見つけます。

simulation_type = 'hybrid_sim'

これを次のように変更します。

simulation_type = 'xsim'

この問題は、Vivado Design Suite 2013.3 で修正されています。

AR# 57254
日付 04/17/2014
ステータス アクティブ
種類 一般
ツール
  • System Generator for DSP
  • Vivado Design Suite - 2013.2
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