UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 58836

2013.3 Vivado System Generator - VHDL および Verilog のどちらで記述した Blackbox ブロックでもビヘイビアー シミュレーションでデータ不一致が発生する

説明

VHDL および Verilog のどちらで記述した Blackbox ブロックも、ModelSim でのビヘイビアー シミュレーションでデータ不一致が発生します。

外部シミュレータ (ModelSim など) を使用して Blackbox ブロックをシミュレーションすると、System Generator のシミュレーションで間違った出力が生成されます。
System Generator で生成したネットリストを Vivado でシミュレーションすると、予想される出力と Vivado シミュレータによる結果が不一致であることが報告されます。

これは Vivado System Generator での既知の問題ですか。回避策はありますか。

ソリューション

この問題は、ModelSim のデフォルト基数 (Default Radix) が 2 進数 (binary) 以外に設定されていると発生します。この値は、modelsim.ini ファイルで設定できます。

問題は、デフォルト基数が 16 進数 (Default Radix = hexadecimal) に設定されていることです。このデフォルト基数を 2 進数 (binary) に変更すると、不一致の問題を回避できます。

または、ModelSim を使用せず、ビルトインの Vivado シミュレータを使用しても System Generator デザインをシミュレーションできます。

この問題は、今後のリリースで修正される予定です。

AR# 58836
日付 06/05/2014
ステータス アクティブ
種類 一般
ツール
  • System Generator for DSP
  • Vivado Design Suite - 2013.3
  • Vivado Design Suite - 2013.4
このページをブックマークに追加