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AR# 64450

2015.1 Vivado - 「ERROR: [Drc 23-20] Rule violation (BIVC-1) Bank IO standard Vcc - Conflicting Vcc voltages in bank 15.」というエラー メッセージが表示される


place_design で次のようなエラー メッセージが表示されます。

ERROR: [Place 30-743] IO/clock placer failed to collectively place all IOs and clock instances. This is likely due to design requirements or user constraints specified in the constraint file such as IO standards, bank/voltage/DCI/VREF specifications, together with the part and package being used for the implementation. Please check the above for any possible conflicts.

ERROR: [Drc 23-20] Rule violation (BIVC-1) Bank IO standard Vcc - Conflicting Vcc voltages in bank 15. For example, the following two ports in this bank have conflicting VCCOs:  

sys_rst (LVCMOS33, requiring VCCO=3.300) and sys_clk_p (LVDS_25, requiring VCCO=2.500)


ERROR: [Vivado_Tcl 4-23] Error(s) found during DRC. Placer not run.



BIVC-1 エラー メッセージは、1 つのバンク内で IOSTANDARD の競合があることを示します。

これらの IOSTANDARD には別々の VCCO が必要です。


  1. 合成済みのデザインを開きます。
  2. [I/O Ports] ウィンドウでポートを確認し、IOSTANDARD、バンク割り当て、その他の関連属性を調べます。
  3. デバイスの SelectIO リソース ユーザー ガイド (7 シリーズの場合は UG471) を参照して、IOSTANDARD の競合の詳細を確認します。

このデザインの場合、sys_rst は LVCMOS33 で VCCO=3.3v が必要です。sys_clk_p は LVDS_25 入力です。

UG471 によると、LVDS_25 入力に 2.5V 以外の VCCO を使用する場合、その DIFF_TERM プロパティは false にする必要があります。

Tcl コンソールで次のコマンドを実行すると、sys_clk_p の DIFF_TERM が 1 であることを示します。

get_property DIFF_TERM [get_ports sys_clk_p]

この問題は、次の例に示すように、sys_clk_p の DIFF_TERM プロパティを false に設定することで解決できます。

set_property DIFF_TERM false [get_ports sys_clk_p]

AR# 64450
日付 06/09/2015
ステータス アクティブ
種類 一般
  • Vivado Design Suite