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AR# 66930

2016.1 Vivado IP リリース ノート - すべての IP 変更ログ情報

説明

このアンサーは、Vivado 2016.1 での IP 変更をすべて 1 つにまとめたもので、Vivado Design Suite をインストールする前にすべての IP 変更をここで確認できます。

ソリューション

(c) Copyright 2016 Xilinx, Inc. All rights reserved.

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DISCLAIMER

This disclaimer is not a license and does not grant any rights to the materials distributed herewith.Except asotherwise provided in a valid license issued to you byXilinx, and to the maximum extent permitted by applicablelaw: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" ANDWITH ALL FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIESAND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDINGBUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and(2) Xilinx shall not be liable (whether in contract or tort,including negligence, or under any other theory ofliability) for any loss or damage of any kind or naturerelated to, arising under or in connection with thesematerials, including for any direct, or any indirect,special, incidental, or consequential loss or damage(including loss of data, profits, goodwill, or any type ofloss or damage suffered as a result of any action broughtby a third party) even if such damage or loss wasreasonably foreseeable or Xilinx had been advised of thepossibility of the same.

CRITICAL APPLICATIONS

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THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED ASPART OF THIS FILE AT ALL TIMES.

10G Ethernet MAC (15.1)

* バージョン 15.1

* コーナー ケースの RX の問題を修正 - フレームのコンポジションが特定のパターンに一致すると、CRC が間違っているフレームがドロップされない

* RX の問題を修正 - 長さを示す L/T フィールドが実際のパケットの長さに一致しないとフレームがドロップされない

* RX 統計の問題を修正 - 長さを示す L/T フィールドが間違っているフレームに対して RX 統計ビット 29 がアサートされない

* 新機能を追加 - リンク割り込み検出

* コーナー ケースの TX の問題を修正 - 暗示的なエラーおよびフレーム オーバーサイズ エラーが同時に発生するとエラー コードが送信されない

* フレームがドロップされる原因となっていた 64 ビット サンプル デザイン FIFO のバグを修正

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

10G Ethernet PCS/PMA (10GBASE-R/KR) (6.0)

* バージョン 6.0 (Rev. 4)

* 組み合わせリセットを GT ウィザードに渡す前にレジスタ化

* ループバック信号をトップにする

* MDIO での PMS および PMA のリセットを修正

* この製品ラインに対する UltraScale+ デバイスのサポートを削除

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

10G Ethernet Subsystem (3.1)

* バージョン 3.1

* 新機能を追加 - リンク割り込み検出

* このコアのサブコアの変更に関しては、ten_gig_eth_mac_v15_1 および ten_gig_eth_pcs_pma_v6_0 のコア変更ログを参照。

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

1.2G/25G Ethernet Subsystem (1.0)

* バージョン 1.2

* 25G の 3 および 4 のコアを再度イネーブル

* 1588 の 1 ステップおよび 2 ステップ サポートを追加 (MAC/PCS-PMA のみ)

* 10G の GTH のサポートを追加

* ランタイム切り替え可能サポートを追加

* 25G の RS-FEC サポートを追加

* 25G データ レートで -1HV サポートを追加

* Kintex UltraScale、Kintex UltraScale Plus、および Zynq UltraScale Plus のサポートを追加

* AN/LT がイネーブルになっていると 3 および 4 のコアでタイミング クロージャーが困難になる。詳細は、アンサー 66787 を参照。

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

1G/2.5G Ethernet PCS/PMA or SGMII (15.2)

* バージョン 15.2

* GTYE3 および GTYE4 のサポートを追加

* UltraScale および UltraScale+ デバイスで GTH および GTY トランシーバーの選択肢を追加

* Virtex UltraScale デバイスのサポートを追加

* Zynq UltraScale+ デバイスの GEM でインターフェイスするサポートを追加

* UltraScale および UltraScale+ デバイスのサンプル デザインで GT サポートを追加

* RXOUTCLK で動作するよう Rx GMII インターフェイスのサポートを追加

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

32-bit Initiator/Target for PCI (7-Series) (5.0)

* バージョン 5.0 (Rev. 8)

* is_eval 定数宣言での問題を修正。機能上の変更はありません。

3GPP LTE Channel Estimator (2.0)

* バージョン 2.0 (Rev. 11)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

3GPP LTE MIMO Decoder (3.0)

* バージョン 3.0 (Rev. 11)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

3GPP LTE MIMO Encoder (4.0)

* バージョン 4.0 (Rev. 10)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

3GPP Mixed Mode Turbo Decoder (2.0)

* バージョン 2.0 (Rev. 11)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

3GPP Turbo Encoder (5.0)

* バージョン 5.0 (Rev. 10)

* IP-XACT のポート記述での CE 信号名の問題を修正

* 1 つまたは複数のサブコアでリビジョンを変更

3GPPLTE Turbo Encoder (4.0)

* バージョン 4.0 (Rev. 10)

* IP-XACT のポート記述での CE 信号名の問題を修正

* 1 つまたは複数のサブコアでリビジョンを変更

1.0G/50G Ethernet Subsystem (40)

* バージョン 1.0

* 40G および 50G で MAC + PCS および PCS のみをサポート

* Base-KR および Base-R をサポート

* FEC、AN/LT および PTP 1588v2 サポート

* Virtex UltraScale および UltraScale PLUS をサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

64-bit Initiator/Target for PCI (7-Series) (5.0)

* バージョン 5.0 (Rev. 8)

* is_eval 定数宣言での問題を修正。機能上の変更はありません。

7 Series FPGAs Transceivers Wizard (3.6)

* バージョン 3.6 (Rev. 2)

* GTH および GTP トランシーバー ベースのデバイスに対し、Display Port Preset の RX_CM_TRIM 属性をアップデート

* GTZ トランシーバー ベースのデバイスに対し、ACCLK_TERM_EN_0 および ACCLK_TERM_EN_1 をアップデート (UG478 に合わせて)

7 Series Integrated Block for PCI Express (3.3)

* バージョン 3.3

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* XC7Z035 に Tandem サポートを追加

* エンドポイント コンフィギュレーション向けの論理および物理外部パイプ インターフェイス ポートのマップをルート ポート インスタンスに直接接続できるように変更

* Base Class Menu および Sub Class Interface Menu のデフォルト値の問題、および Lookup Assistant オプションが使用されるときの Class Code のアップデートの問題を修正

* [Include Shared Logic (clocking) in example design] の [External PIPE Interface pipe mode simulation option] への依存性を削除'Enable Pipe mode Simulation' オプションへの変更なし

* 1 つまたは複数のサブコアでリビジョンを変更

AHB-Lite to AXI Bridge (3.0)

* バージョン 3.0 (Rev. 6)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

AXI 1G/2.5G Ethernet Subsystem (7.0)

* バージョン 7.0 (Rev. 4)

* GTY をサポート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI AHBLite Bridge (3.0)

* バージョン 3.0 (Rev. 6)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

AXI APB Bridge (3.0)

* バージョン 3.0 (Rev. 6)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

AXI BFM Cores (5.0)

* バージョン 5.0 (Rev. 7)

* 変更なし

AXI BRAM Controller (4.0)

* バージョン 4.0 (Rev. 7)

* IPI デザインで許容される深さの最小値が 512 に変更。深さが 512 未満の場合は 512 にリセットされます。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Bridge for PCI Express Gen3 Subsystem (2.1)

* バージョン 2.1

* コアの UltraScale コンフィギュレーションに Tandem および MCAP のサポートを追加

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* エンドポイント コンフィギュレーション向けの論理および物理外部パイプ インターフェイス ポートのマップをルート ポート インスタンスに直接接続できるように変更

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 'Base Class Menu' および 'Sub Class Interface Menu' のデフォルト値に関する問題を修正

* 防衛グレードの Kintex UltraScale デバイスのサポートを追加 - xqku040-rfa1156、xqku040-rba676、xqku060-rfa1156、および xqku095-rfa1156

* 内部 MSI-X テーブル インプリメンテーションを今後使用するためにポート msix_entry_num 入力を追加 (現時点では常に無効になっている)

* 選択したデバイス ポート タイプに応じて s_axi_ctl_awaddr および s_axi_ctl_araddr のポート幅を変更。EP は 4K に、RP は 256M にそれぞれ制限されます。

* リンクアップがない場合に S_AXI_CTL インターフェイスにアクセスできるよう、axi_ctl_aresetn 出力信号を追加

* 外部 MSI-X テーブル インプリメンテーションを選択した場合にのみ pcie3_cfg_msix インターフェイスがアクセス可能になるように設定 (現時点では、外部インプリメンテーションしかサポートされていない)

* 必要な Tandem および MCAP ポートを追加 : cap_*、startup_*、mcap_*

* SmartConnect 最適化のために M_AXI インターフェイスに HAS_BURST パラメーターを追加

* トランシーバー デバッグ インターフェイス セクション gt_dmonfiforeset gt_dmonitorclk に新しい 2 つのポートを追加.

* 1 つまたは複数のサブコアでリビジョンを変更

AXI CAN (5.0)

* バージョン 5.0 (Rev. 11)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Central Direct Memory Access (4.1)

* バージョン 4.1 (Rev. 8)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Chip2Chip Bridge (4.2)

* バージョン 4.2 (Rev. 8)

* 32 ビット コンフィギュレーションに Aurora_8b10b シングル レーンのサポートを追加

* ヘルパー コア バージョン fifo_generator_v13_1 アップデートおよびセーフ fifo リセット操作のセーフティ回路。それ以外の機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Clock Converter (2.1)

* バージョン 2.1 (Rev. 7)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* fifo_generator 13.1 にアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Crossbar (2.1)

* バージョン 2.1 (Rev. 9)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* AXI4LITE モードで ADDR_WIDTH プロパティの IP カスタマイズ改善

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Data FIFO (2.1)

* バージョン 2.1 (Rev. 7)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* FIFO Generator v13.1 にアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Data Width Converter (2.1)

* バージョン 2.1 (Rev. 8)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* FIFO Generator v13.1 を使用するようにアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI DataMover (5.1)

* バージョン 5.1 (Rev. 10)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Direct Memory Access (7.1)

* バージョン 7.1 (Rev. 9)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI EMC (3.0)

* バージョン 3.0 (Rev. 8)

* タイミングを改善するため制約をアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI EPC (2.0)

* バージョン 2.0 (Rev. 11)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Ethernet Buffer (2.0)

* バージョン 2.0 (Rev. 11)

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Ethernet Clocking (2.0)

* バージョン 2.0 (Rev. 2)

* 変更なし

AXI Ethernet Lite (3.0)

* バージョン 3.0 (Rev. 6)

* メモリ ジェネレータの代わりに推論ベースのメモリを採用。カスタマー デザインに影響はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI GPIO (2.0)

* バージョン 2.0 (Rev. 10)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI HWICAP (3.0)

* バージョン 3.0 (Rev. 12)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI IIC (2.0)

* バージョン 2.0 (Rev. 11)

* STOP と START コンディションの間のバスの空き時間を維持するため RTL を修正 (最初のマスターが STOP を生成し、その後 2 番目のマスターが START を生成するとき)。この場合も、TBUF レジスタでプログラムされた値が、STOP の後に START を生成する前に使用される。

* サンプル デザインのサブコア バージョンをアップデート。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Interconnect (2.1)

* バージョン 2.1 (Rev. 9)

* アドバンス オプションがイネーブルのときに最初のクロスバーでアービタ プロパティを割り当てることができるように、ユーザー パラメーター Sxx_ARB_PRIORITY を追加

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Interrupt Controller (4.1)

* バージョン 4.1 (Rev. 6)

* カスケード モード接続を簡易化するため、カスケード割り込みモードのバス インターフェイスを追加

* カスケード割り込みモードのコンフィギュレーション チェックを改善

* シングル割り込みの出力バス インターフェイスを選択可能

AXI Lite IPIF (3.0)

* バージョン 3.0 (Rev. 3)

* 変更なし

AXI MMU (2.1)

* バージョン 2.1 (Rev. 6)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Master Burst (2.0)

* バージョン 2.0 (Rev. 7)

* 変更なし

AXI Memory Mapped To PCI Express (2.8)

* バージョン 2.8

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* SmartConnect 最適化のために M_AXI インターフェイスに HAS_BURST パラメーターを追加

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Memory Mapped to Stream Mapper (1.1)

* バージョン 1.1 (Rev. 7)

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Performance Monitor (5.0)

* バージョン 5.0 (Rev. 10)

* 読み出しバイト メトリクス計算でナロー読み出しトランザクションを考慮するため IP の RTL をアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Protocol Checker (1.1)

* バージョン 1.1 (Rev. 9)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Protocol Converter (2.1)

* バージョン 2.1 (Rev. 8)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Quad SPI (3.2)

* バージョン 3.2 (Rev. 7)

* コアのファイルセットを VHDL のみであったものを任意言語に変更

* 機能上の変更はなし

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Register Slice (2.1)

* バージョン 2.1 (Rev. 8)

* サブコア IP clk_wiz バージョンを 5.3 に変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI TFT Controller (2.0)

* バージョン 2.0 (Rev. 12)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Timebase Watchdog Timer (3.0)

* バージョン 3.0

* ウィンドウ ウォッチドッグ タイマー機能を追加。同じサンプル デザインもアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Timer (2.0)

* バージョン 2.0 (Rev. 10)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Traffic Generator (2.0)

* バージョン 2.0 (Rev. 9)

* AXI モードのランダム アクセスおよび AXI-Streaming モードのランダム データを制御するための GUI オプションを追加

* タイミングを改善するため AXI4 アドバンス モードにマルチサイクル制約を追加

* 1 つまたは複数のサブコアでリビジョンを変更

AXI UART16550 (2.0)

* バージョン 2.0 (Rev. 10)

* THR への書き込みで割り込みポートの不必要なディアサートを削除するため、RTL をアップデート

* サンプル デザインのサブコア バージョンをアップデート。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI USB2 Device (5.0)

* バージョン 5.0 (Rev. 9)

* ヘルパー コア バージョン アップデート (clk_wiz_v5_3).

* 64 ビットのレジスタ読み出しを修正するため RTL アップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Uartlite (2.0)

* バージョン 2.0 (Rev. 12)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Video Direct Memory Access (6.2)

* バージョン 6.2 (Rev. 7)

* サンプル デザインのサブコア バージョンをアップデート。機能上の変更はありません。

* メモリ ジェネレータの代わりに推論ベースのメモリを採用。カスタマー デザインに影響はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI Virtual FIFO Controller (2.0)

* バージョン 2.0 (Rev. 10)

* 混合言語をサポートするためシミュレーション ファイルセットをアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI-Stream FIFO (4.1)

* バージョン 4.1 (Rev. 5)

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Accelerator Adapter (2.1)

* バージョン 2.1 (Rev. 7)

* 内部 cdc_sync entity 名を変更。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Broadcaster (1.1)

* バージョン 1.1 (Rev. 8)

*内部オートメーションを改善するため再パッケージ。機能上の変更はありません。

* ダイナミック ソース ファイルに対しシミュレーション ライブラリを変更し、ファイル名を短く変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Clock Converter (1.1)

* バージョン 1.1 (Rev. 9)

* FIFO での変更に合わせて XDC をアップデート

* FIFO Generator v13.1 に同期

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Combiner (1.1)

* バージョン 1.1 (Rev. 7)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Data FIFO (1.1)

* バージョン 1.1 (Rev. 9)

* FIFO での変更に合わせて XDC をアップデート

* FIFO Generator v13.1 にアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Data Width Converter (1.1)

* バージョン 1.1 (Rev. 7)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Interconnect (2.1)

* バージョン 2.1 (Rev. 9)

* 曖昧な Tcl コマンドのシナリオを避けるため、IP インテグレーター オートメーションをアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Protocol Checker (1.1)

* バージョン 1.1 (Rev. 8)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Register Slice (1.1)

* バージョン 1.1 (Rev. 8)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Subset Converter (1.1)

* バージョン 1.1 (Rev. 8)

* ダイナミック ソース ファイルに対しシミュレーション ライブラリを変更し、ファイル名を短く変更

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Switch (1.1)

* バージョン 1.1 (Rev. 8)

* MTBF/制約を簡潔にするため、xpm_cdc libraryをインプリメント

* 1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream to Video Out (4.0)

* バージョン 4.0 (Rev. 2)

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* 1 つまたは複数のサブコアでリビジョンを変更

Accumulator (12.0)

* バージョン 12.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

Adder/Subtracter (加算/減算器) (12.0)

* バージョン 12.0 (Rev. 9)

* パイプライン ファブリック インプリメンテーションの SSET および SINIT 制御はサポートされていないため、これらのオプションをディスエーブルにするため GUI のバグを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Aurora 64B66B (11.1)

* バージョン 11.1

* Framing モードで GTY デザインのパフォーマンスおよび使用率を向上

* [Include Shared Logic in Example Design] オプションがオンのときに共有ロジック ファイルをプレビューする機能を追加

* GT チャネルの gtwiz_reset_rx_cdr_stable_out への依存を削除して、UltraScale デバイス向けにコアを再度初期化

* [Additional transceiver control and status ports] オプションがオンのときに gt_rxusrclk_out optional ポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

Aurora 8B10B (11.0)

* バージョン 11.0 (Rev. 4)

* トランシーバー ポートを追加できるオプションがイネーブルのときにイコライザーの選択が保持されない問題を修正

* UltraScale FPGA データーシートに一致するように -1、-1H、1HV、-1L、-1LV、および -2LV スピード グレード デバイスのライン レートおよび関連周波数制限を調整

* 1 つまたは複数のサブコアでリビジョンを変更

Binary Counter (12.0)

* バージョン 12.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

Block Memory Generator (8.3)

* バージョン 8.3 (Rev. 2)

* Verilog ビヘイビアー モデルのみを配布するため、IP をアップデート

* IP インテグレーターで UltraRAM をサポートするため、IP をアップデート

* デバイス パッケージの変更をサポートするように IP をアップデート

CANFD (1.0)

* バージョン 1.0(Rev. 1)

* サブコアの変更に従い XDC をアップデート

* メモリ ジェネレータの代わりに推論ベースのメモリを採用。カスタマー デザインに影響はありません。

* サンプル デザインのサブコア バージョンをアップデート。

* 1 つまたは複数のサブコアでリビジョンを変更

CIC Compiler (4.0)

* バージョン 4.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

CORDIC (6.0)

* バージョン 6.0 (Rev. 10)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

CPRI (8.6)

* バージョン 8.6

* FEC なしで CPRI の v7 をサポートするためアップデート

* Virtex UltraScale デバイス (GTYE3 トランシーバー) の 64 ビット データパスを使用して 24.33024Gbps ライン レートをサポート

* 10.1376Gbps、9.8304Gbps およびそれ以下のサポートを 12.16512Gbps 対応の GTHE3 ベース コアに追加

* 12.16512Gbps および 8.11008Gbps サポートを GTHE2 ベース コアに追加

* 12.16512Gbps サポートを GTXE2 ベース コアに追加

* Artix-7 デバイスで gt0_rxnotintable および gt0_rxdisperr ポートのバス幅が間違っていたため、その修正を追加

* 64b66b コアでの同期ヘッダーの順序を訂正

* クロッキング ロジックで BUFG_GT CLRMASK ポート ドライブの極性を訂正

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* デバッグ信号のレジスタを追加

* CDC FIFO 遅延レポートの精度を上昇

* タイミングを改善するため、サンプル デザインの recclk_out の周波数を低減

* 1 つまたは複数のサブコアでリビジョンを変更

Chroma Resampler (4.0)

* バージョン 4.0 (Rev. 8)

* Virtex UltraScaleファミリのステータスをプロダクションに変更

* 1 つまたは複数のサブコアでリビジョンを変更

Clocking Wizard (5.3)

* バージョン 5.3

* クロッキング ウィザードの一部にクロック モニター機能を追加

* リソースを使用せず DRP レジスタを直接 AXI から記述可能

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

Color Correction Matrix (6.0)

* バージョン 6.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

Color Filter Array Interpolation (7.0)

* バージョン 7.0 (Rev. 8)

* Virtex UltraScaleファミリのステータスをプロダクションに変更

* 1 つまたは複数のサブコアでリビジョンを変更

Complex Multiplier (6.0)

* バージョン 6.0 (Rev. 11)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Convolution Encoder (9.0)

* バージョン 9.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

DDR3 SDRAM (MIG) (1.2)

* バージョン 1.2

* 2016.1 用にアップデート

* 以前は使用できていた入力クロック周期が一部のスピード グレードで間違って使用できなくなっていた問題を解決。詳細は (Xilinx Answer 62543) を参照してください。

* DDR3 example_tb testbench をシミュレータすると、ADDR および BA で tIS メモリ違反が発生していた問題を解決。詳細は、(Xilinx Answer 65421) を参照してください。

* 1 つまたは複数のサブコアでリビジョンを変更

DDR4 SDRAM (MIG) (2.0)

* バージョン 2.0

* 2016.1 用にアップデート

* 以前は使用できていた入力クロック周期が一部のスピード グレードで間違って使用できなくなっていた問題を解決。詳細は (Xilinx Answer 62543) を参照してください。

* DBI (Data Bus Inversion) サポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

DDS Compiler (6.0)

* バージョン 6.0 (Rev. 12)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

DMA Subsystem for PCI Express (PCIe) (2.0)

* バージョン 2.0

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* エンドポイント コンフィギュレーション向けの論理および物理外部パイプ インターフェイス ポートのマップをルート ポート デバイスに直接接続できるように変更

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* コアの UltraScale コンフィギュレーションに Tandem および MCAP のサポートを追加

* m_axis_h2c_tkeep_0/1/2/3 信号を削除

* pcie_cfg_mgmt インターフェイスを Configuration Management Interface のパラメーターに基づいてディスエーブルにするオプションを追加

* 防衛グレードの Kintex UltraScale デバイスのサポートを追加 - xqku040-rfa1156、xqku040-rba676、xqku060-rfa1156、および xqku095-rfa1156

* dsc_bypass_c2h_* および dsc_bypass_h2c_* 信号の 4 チャネルすべてにバス インターフェイスを追加

* c2h_sts_* および h2c_sts_* 信号にインターフェイス dma_status_ports を追加

* 'Base_Class_Menu' および 'Sub Class_Interface_Menu' のデフォルト値の問題を修正

* Tandem および MCAP ポートを cap_*、startup_*、および mcap_* インターフェイスに追加

* SmartConnect 最適化のために M_AXI インターフェイスに HAS_BURST パラメーターを追加

* トランシーバー デバッグ インターフェイス セクション gt_dmonfiforeset gt_dmonitorclk に新しい 2 つのポートを追加.

* 1 つまたは複数のサブコアでリビジョンを変更

DSP48 Macro (3.0)

* バージョン 3.0 (Rev. 12)

* 1 つまたは複数のサブコアでリビジョンを変更

DUC/DDC Compiler (3.0)

* バージョン 3.0 (Rev. 10)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

Debug Bridge (1.0)

* バージョン 1.0

* ネイティブ Vivado リリース

Decapsulator (1.0)

* バージョン 1.0

* 初期リリース

* イーサネット パケットを受信し、ヘッダーのストリッピング (出力 RTP パケット)、チャネルのマッチングとフィルタリング、ビデオ ストリームの検出、ビデオ フレーム境界のアライメントを実行する機能を追加

Discrete Fourier Transform (4.0)

* バージョン 4.0 (Rev. 11)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

DisplayPort (7.0)

* バージョン 7.0

* GUI の YCbCr イネーブル パラメーター伝搬問題を修正

* GUI のクワッド ピクセル モード選択の問題を修正

* 追加トランシーバー制御およびステータス ポートの GUI の選択の問題を修正

* UltraScale ファミリをターゲットにした RX での GTREFCLK1 のグループ化の問題を修正

* TX が最小オーディオ パケット長 16 を送信するときの DisplayPort RX の 4 レーン オーディオの問題を修正

* 標準 IIC インターフェイスとして EDID IIC をアップデート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* DisplayPort TX での余分な BS シンボルを修正

* ビデオが入力されているときの RX トレーニング ロスト割り込みの問題を修正

* 1 つまたは複数のサブコアでリビジョンを変更

DisplayPort RX Subsystem (2.0)

* バージョン 2.0

* 16-Bit GT インターフェイスのサポートを追加

* ネイティブ ビデオ インターフェイスのサポートを追加

* ネイティブ ビデオ モードのピクセル モード サポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

DisplayPort TX Subsystem (2.0)

* バージョン 2.0

* 16-Bit GT インターフェイスのサポートを追加

* ネイティブ ビデオ インターフェイスのサポートを追加

* ネイティブ ビデオ モードのピクセル モード サポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

Distributed Memory Generator (8.0)

* バージョン 8.0 (Rev. 10)

* Verilog シミュレーション モデルのみを配布し、VHDL シミュレーション モデルの配布は停止

Divider Generator (5.1)

* バージョン 5.1 (Rev. 10)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

ECC (2.0)

* バージョン 2.0 (Rev. 11)

* 宣言されていないネットに対しシミュレータで表示される警告メッセージを修正

Ethernet PHY MII to Reduced MII (2.0)

* バージョン 2.0 (Rev. 10)

* オプションの BUFFER 挿入ロジックを rx および tx 出力パスに追加。同じものに C_INCLUDE_BUF ユーザー パラメーターも追加

* 1 つまたは複数のサブコアでリビジョンを変更

FIFO Generator (13.1)

* バージョン 13.1

* Verilog ビヘイビアー モデルのみを追加

* 独立クロック分散 RAM FIFO の制約を変更。このため CDC-1 警告メッセージが表示される可能性がありますが、無視しても問題はありません。

* エンベデッド レジスタ/ファブリック レジスタ、またはその両方を提供するため、出力レジスタ オプションをアップデート

* ECC モードが選択されている場合、ビルトイン FIFO のエンベデッド レジスタ オプションを提供するため、FIFO Generator GUI をアップデート

* UltraScale および UltraScale+ のビルトイン FIFO コンフィギュレーションに対し、Programmable Full および Programmable Empty Threshold の範囲を小さくする変更。しきい値範囲の具体的な変更内容に関しては、PG(057) を参照してください。

* 前のバージョンのコアが最新版にアップグレードされると、Programmable Full および Programmable Empty Threshold の値がデフォルト値にリセットされる。この問題を修正。

* 1 つまたは複数のサブコアでリビジョンを変更

FIR Compiler (7.2)

* バージョン 7.2 (Rev. 6)

* System Genrator のパラメーター伝搬でのエラーを修正

* DSP48 ADREG/DREG をイネーブル。しかし、電力 DRC 用に CEAD/CED をゲート化

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Fast Fourier Transform (9.0)

* バージョン 9.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

Fixed Interval Timer (2.0)

* バージョン 2.0 (Rev. 7)

* バス インターフェイスの論理ポート名に大文字を使用

Floating-point (7.1)

* バージョン 7.1 (Rev. 2)

* 1 つまたは複数のサブコアでリビジョンを変更

Framer (1.0)

* バージョン 1.0

* 初期リリース

* イーサネット、IP およびユーザー データグラム プロトコル (UDP) ヘッダーを入力 RTP パケットに追加する機能をサポート

G.709 FEC Encoder/Decoder (2.2)

* バージョン 2.2 (Rev. 3)

* IPI に OTN_RATE の伝搬を追加

* 1 つまたは複数のサブコアでリビジョンを変更

G.975.1 EFEC I.4 Encoder/Decoder (1.0)

* バージョン 1.0 (Rev. 12)

* 1 つまたは複数のサブコアでリビジョンを変更

G.975.1 EFEC I.7 Encoder/Decoder (2.0)

* バージョン 2.0 (Rev. 12)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Gamma Correction (7.0)

* バージョン 7.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

Gmii to Rgmii (4.0)

* バージョン 4.0 (Rev. 3)

* Zync+ デバイスの遅延をアップデート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

HDCP (1.0)

* バージョン 1.0 (Rev. 1)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* CR 894190 - 停止と再読み出し関連の問題を修正

* CR 909492 - 2 レーンの進捗ステータスの XOR 関連の問題を修正

HDCP 2.2 Cipher (1.0)

* バージョン 1.0

* 初期リリース

HDCP 2.2 Montgomery Modular Multiplier (1.0)

* バージョン 1.0

* 初期リリース

HDCP 2.2 Random Number Generator (1.0)

* バージョン 1.0

* 初期リリース

HDCP 2.2 Receiver (1.0)

* バージョン 1.0

* 初期リリース

* HDMI プロトコルのサポート

* レシーバー モードのサポート

* リピーターまたはコンバーター モードのアップストリーム インターフェイスのサポートなし

HDCP 2.2 Transmitter (1.0)

* バージョン 1.0

* 初期リリース

* HDMI プロトコルのサポート

* トランスミッター モードのサポート

* リピーターまたはコンバーター モードのダウンストリーム インターフェイスのサポートなし

HDMI 1.4/2.0 Receiver (1.1)

* バージョン 1.1

* リセット同期ロジック

HDMI 1.4/2.0 Receiver Subsystem (2.0)

* バージョン 2.0

* ユーザー柔軟性およびリソース最適化のため、ネイティブ ビデオ インターフェイスを追加

* HDCP 1.4 および 2.2 のサポートを追加

* 3D ビデオ サポートを追加

* [Number of pixels per clock on Video Interface] を含めるため GUI をアップデート

* ハードウェア評価ライセンスで 297MHz で実行するためのリンク クロックに関する問題を修正

* IP カタログのライセンス タイプが間違って [included] になっていたものを [Purchase] に変更

* XC7Z015clg485 デバイス サポートを追加

* RGB または YCbCr 444 10 ビット モードで 720p59 および 720p60 を受信するときの問題を修正

* 1 つまたは複数のサブコアでリビジョンを変更

HDMI 1.4/2.0 Transmitter (1.1)

* バージョン 1.1

* リセット同期ロジック

HDMI 1.4/2.0 Transmitter Subsystem (2.0)

* バージョン 2.0

* ユーザー柔軟性およびリソース最適化のため、ネイティブ ビデオ インターフェイスを追加

* HDCP 1.4 および 2.2 のサポートを追加

* 3D ビデオ サポートを追加

* 一部のオーディオ フォーマットのオーディオ チャネル スワップを修正

* オーディオ情報フレームがパススルー モードで送信されない問題を修正

* ハードウェア評価ライセンスで 297MHz で実行するためのリンク クロックに関する問題を修正

* IP カタログのライセンス タイプが間違って [included] になっていたものを [Purchase] に変更

* XC7Z015clg485 デバイス サポートを追加

* [Number of pixels per clock on Video Interface] を含めるため GUI をアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

High Speed SelectIO Wizard (3.0)

* バージョン 3.0

* Rx クロックからデータ アライメントの Async/None/Fractional モードはベータです。これらのタイプのアプリケーションでは、特化した追加ロジック デザインでデータ リカバリを処理する必要があります。詳細は、AR 64216 を参照してください。

* 双方向信号機能はベータ版として利用可能 (ただし、アプリケーションによっては変更が必要)詳細は、AR 64216 を参照してください。

* ピン方向 (Tx、Rx、Tx と Rx の混合) をサポートするため、サンプル デザインを改善

* UG571 に合わせ [Pin Selection] タブのバイトグループを並べ替え

* [Rx External Clock to Data] のデフォルト設定を [Edge DDR] に変更

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* RIU クロックに PLL 出力クロックを選択可能

* 複数のインターフェイス間で PLL を共有できるよう、コアまたはサンプル デザインの PLL ロジック配置をユーザーが選択可能

* PLL CLKFBOUT ポートの選択を削除

* FIFO_RD_EN 制御ロジックを介した Rx アライメントの改善

* TX 遅延値の範囲を 1 ~ 1250ps から 0 ~ 1250ps へ変更

* ユーザー設定のビットスリップ トレーニング パターンを追加

* ビットスリップ ポートを駆動するロジックを IP ラッパーに追加。start_bitslip、rx_bitslip_sync_done、rxtx_bitslip_sync_done という新しいポートを追加

* 属性のアップデート (主に Tx データ アライメント)

* Tx ビットスライス シリアル出力の値で設定可能な消費電力

* 2 つの補完ストローブを使用して処理したデータでデザインをイネーブルにするためのアドバンス ストローブ コンフィギュレーション

* 設定可能な差動規格とシングルエンド I/O 規格、およびそのプロパティ - プリエンファシス、等化、終端

* 設定可能な信号名にピン番号を付け足す選択肢を追加

* 対象デバイスで、シリアライズ係数として 4 を使用した場合に最大 1600Mbps のデータ速度をサポートするよう改善

* クロック フォワード ピンとして任意数のピンを設定可能

IBERT 7 Series GTH (3.0)

* バージョン 3.0 (Rev. 12)

* 重複していた rxclkoutfabric および txclkoutfabric ピンを削除

* 1 つまたは複数のサブコアでリビジョンを変更

IBERT 7 Series GTP (3.0)

* バージョン 3.0 (Rev. 11)

* 重複していた rxclkoutfabric および txoutclkfabric ピンを削除

* 1 つまたは複数のサブコアでリビジョンを変更

IBERT 7 Series GTX (3.0)

* バージョン 3.0 (Rev. 12)

* 重複していた rxoutclkfabric および txoutclkfabric ピンを削除

* システム クロック除算器の MMCM クロック入力の入力に新しい BUFG インスタンスを追加

* 1 つまたは複数のサブコアでリビジョンを変更

IBERT 7 Series GTZ (3.1)

* バージョン 3.1 (Rev. 9)

* Serial IO Analyzer でライン レート値が一致しない問題を修正

IBERT UltraScale GTH (1.3)

* バージョン 1.3 (Rev. 2)

* Kintex UltraScale モノリシック パーツのサポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

IBERT UltraScale GTY (1.2)

* バージョン 1.2 (Rev. 2)

* Virtex UltraScale Plus デバイス (GTY) のサポートを追加

* 36 個のクワッドのサポートを追加

* 1 つまたは複数のサブコアでリビジョンを変更

IEEE 802.3 25G RS-FEC (1.0)

* バージョン 1.0

* 初期リリース

IEEE 802.3 50G RS-FEC (1.0)

* バージョン 1.0

* 初期リリース

IEEE 802.3bj RS-FEC (1.0)

* バージョン 1.0(Rev. 4)

* シミュレーション時間短縮のための機能上には影響しない変更を追加

* 1 つまたは複数のサブコアでリビジョンを変更

ILA (Integrated Logic Analyzer) (6.1)

* バージョン 6.1

* 2 ウィンドウおよび 1 サンプルの設定をサポートするため IP をアップデート

* コンパレータの数を基本モードで 1 から 16、アドバンス モードで 4 から 16 へ増加

* プローブ データ幅レジスタをアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

IOModule (3.0)

* バージョン 3.0 (Rev. 4)

* 拡張アドレスのサポートを追加

* シングル割り込みの出力バス インターフェイスを選択可能

* ユーザー パラメーターを有効にする式を追加

Image Enhancement (8.0)

* バージョン 8.0 (Rev. 9)

* Virtex UltraScaleファミリのステータスをプロダクションに変更

* 1 つまたは複数のサブコアでリビジョンを変更

Interlaken (1.9)

* バージョン 1.9

* GUI で再トランスミッションをイネーブル

* GT DRP で QPLL0 および QPLL1 の両方をサポート

* 初期クロック周波数を変更する機能を追加

* 共有ロジック オプションを改善

* 共有ロジックがサンプル デザインにある場合コア外のクロッキングおよびロジック ラッパーをサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

Interleaver/De-interleaver (8.0)

* バージョン 8.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

JESD204 (7.0)

* バージョン 7.0

* 受信コアを介したレイテンシを低減するため、アーキテクチャを変更

* 受信コアに rx_start_of_multiframe および rx_end_of_multiframe ポートを追加

* tx_aclk および rx_aclk 出力ポートを削除

* タイミングを改善するため TX および RX を最適化

* サンプル デザインに drpclk および axiclk に BUFG を追加(7 シリーズのみ)

* レーンの数を 12 から 8 に削減

* GUI から LMFC バッファーの選択肢を削除

* レジスタ 0x3C (レーン 8 から 11 までのリンク エラー ステータス) の機能変更。デバッグ情報が返されます。詳細は、『JESD204 LogiCORE IP 製品ガイド』 (PG066) を参照してください。

* 差動グローバル クロック入力が削除され、シングルエンドの tx/rx_core_clk 入力に置き換え(UltraScale コンフィギュレーションのみ)新しいクロック入力の駆動方法については PG066 を参照してください。

* グローバル クロック オプションが GUI から削除 (UltraScale コンフィギュレーションのみ)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

JESD204 PHY (3.1)

* バージョン 3.1

* チャネルが QUAD バウンダリから始まらず、5 レーン以上ある場合、トランシーバーが間違って設定される問題を修正(UltraScale のみ) (AR66029)

* 64b/66b エンコーディング/デコーディングで 64 ビット データ パスを追加(UltraScale のみ)

*トランシーバー チャネル アンテナを選択する GUI オプションを追加(UltraScale のみ)

* AXI4-Lite がイネーブルになっているとき、トランシーバー デバッグ バスからポート gt_rxdfelpmreset および gt_rxlpmen を削除。この場合ポートはレジスタから制御されるようになる。詳細は、『JESD204 PHY v1.0 LogiCORE IP 製品ガイド』 (PG198) を参照してください。

* レーンをパワーダウンすると rx リセットの Done が High にならない問題を修正

* 最初のチャネルをパワーダウンすると rxoutclk の周波数が間違ったものになる問題を修正

* サポート ロジックがコアに含まれている場合 BUFG_GT が tx/rxoutclk に追加される(UltraScale コンフィギュレーションのみ)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

JTAG to AXI Master (1.1)

* バージョン 1.1 (Rev. 2)

* FIFO Generator を v13.0 から v13.1 にアップデート

* 1 つまたは複数のサブコアでリビジョンを変更

LMB BRAM Controller (4.0)

* バージョン 4.0 (Rev. 8)

* 拡張アドレスのサポートを追加

* プロダクション ステータスの Virtex UltraScale デバイスをサポート

LTE DL Channel Encoder (3.0)

* バージョン 3.0 (Rev. 10)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

LTE Fast Fourier Transform (2.0)

* バージョン 2.0 (Rev. 11)

* 1 つまたは複数のサブコアでリビジョンを変更

LTE PUCCH Receiver (2.0)

* バージョン 2.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

LTE RACH Detector (2.0)

* バージョン 2.0 (Rev. 10)

* IP-XACT のポート記述での CE 信号名の問題を修正

* 1 つまたは複数のサブコアでリビジョンを変更

LTE UL Channel Decoder (4.0)

* バージョン 4.0 (Rev. 10)

* MATLAB の real 型の配列処理用の共通 C モデル ユーティリティを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Local Memory Bus (LMB) 1.0 (3.0)

* バージョン 3.0 (Rev. 8)

* 拡張アドレスのサポートを追加

MIPI CSI-2 Rx Controller (1.0)

* バージョン 1.0 (Rev. 2)

* サブコアの変更に従い XDC をアップデート

* FIFO バージョンを 13.0 から 13.1 へアップデート

MIPI CSI-2 Rx Subsystem (2.0)

* バージョン 2.0

* XPM_CDC 統合

* DPHY v2.0 統合

* ビデオ フォーマット ブリッジ (VFB) を含める/除外する GUI オプション (ベータ版) を追加

* VFB で追加データ タイプをサポート (ユーザー定義のバイト ベースのデータ タイプ)

* コアで共有可能なロジック リソースを含めたり除外したりするための GUI オプションを追加 (MMCM および PLL)

* MIPI D-PHY RX 高速データパスでクロッキング アーキテクチャをアップデート

* 高速 SelectIO IP 統合

* I/O プランナー機能にさらに I/O オプションを追加

* 共有ロジック機能が原因で、mipi_csi2_rx_subsystem_1_0 IP と比較すると IP 最上位ポートが違う

* 1 つまたは複数のサブコアでリビジョンを変更

MIPI D-PHY (2.0)

* バージョン 2.0

* コアで共有可能なロジック リソースを含めたり除外したりするための GUI オプションを追加

* リソース最適化

* MIPI D-PHY RX IP 設定でレイテンシ改善

* MIPI D-PHY RX 高速データパスでクロッキング アーキテクチャをアップデート

* 高速 SelectIO IP 統合

* I/O プランナー機能にさらに I/O オプションを追加

* rxvalidhs が HS データ伝送中に Low にならないよう、rxvalidhs 生成をアップデート

* HS および ESC TIMEOUT カウンター/レジスタを含めたり除外する GUI オプションを追加

* PPI からのイネーブル信号がレーン初期化からデカップルされ、イネーブルのディアサートがレーン初期化ステータスに影響しなくなる。

* 共有ロジック機能が原因で、mipi_dphy_1_0 IP と比較すると IP 最上位ポートが違う

MIPI DSI Tx Controller (1.0)

* バージョン 1.0

* 初期リリース

MIPI DSI Tx Subsystem (1.0)

* バージョン 1.0

* 初期リリース

* 統合された DPHY および DSI Tx コントローラーのあるサブシステム

* 1 ~ 4 個の DPHY レーンをサポート

* AXI4-Stream ビデオ入力インターフェイス

Mailbox (2.1)

* バージョン 2.1 (Rev. 5)

* 変更なし

Memory Helper Core (1.2)

* バージョン 1.2

* Vivado 2016.1 をサポート

Memory Interface Generator (MIG 7 Series) (3.0)

* バージョン 3.0

* Zynq Kintex-7 デバイスで RLDRAM II、QDRII+ SRAM および RLDRAM 3 デザインをサポート

MicroBlaze (9.6)

* バージョン 9.6

* 拡張アドレスのサポートを追加

* スリープ機能を改善

* AXI-4 アクセス権のサポートを改善

* プロダクション ステータスの Virtex UltraScale デバイスをサポート

MicroBlaze Debug Module (MDM) (3.2)

* バージョン 3.2 (Rev. 5)

* アップグレード警告を回避

* ユーザー パラメーターを有効する式を追加

MicroBlaze MCS (3.0)

* バージョン 3.0

* 階層 IP として再パッケージ。機能上の変更はありません。

* IP ごとのエクスポートではなく、Vivado を使用したハードウェアの SDK へのエクスポート。この変更のため、IP パラメーター名を変更するためソフトウェアをアップデートする必要がある場合があります。

* 内部ブロック RAM でエラー訂正コード (ECC) をイネーブルにするためのオプションを追加

* MicroBlaze 最適化 (エリアまたはパフォーマンス) を設定するためのオプションを追加

* プロダクション ステータスの Virtex UltraScale デバイスをサポート

* ユーザー パラメーターを有効する式を追加

* 1 つまたは複数のサブコアでリビジョンを変更

Multiplier (12.0)

* バージョン 12.0 (Rev. 11)

* report_drc で提案されているように電力特性改善のため DSP48 レジスタ設定をアップデート。機能上の変更はありません。

* 1 つまたは複数のサブコアでリビジョンを変更

Multiply Adder (3.0)

* バージョン 3.0 (Rev. 9)

* 1 つまたは複数のサブコアでリビジョンを変更

Mutex (2.1)

* バージョン 2.1 (Rev. 6)

* ユーザー パラメーターを有効する式を追加

PCIE PHY IP (1.0)

* バージョン 1.0

* 初期リリース

Partial Reconfiguration Controller (1.0)

* バージョン 1.0 (Rev. 3)

* デフォルトの GUI タブをコアのシンボルに変更

* HASH(0x1230dde0)

* HASH(0x1230ddf0)

* HASH(0x1230de10)

* パワーオン リセット後一部のケースで rm_reset の動作を変更。詳細は製品ガイドを参照してください。

* 1 つまたは複数のサブコアでリビジョンを変更

Partial Reconfiguration Decoupler (1.0)

* バージョン 1.0 (Rev. 2)

* コアをプロダクション レベルに変更

* IP インテグレーターで AXI4-Stream の TSTRB および TKEEP 信号の幅が正しく設定されていなかったバグを修正

* IP インテグレーターで AXI4-MM の WSTRB 信号の幅が正しく設定されていなかったバグを修正

* IP インテグレーターで AXI4-MM の固定幅信号が 1 ビットに変換されるバグを修正

* 伝搬中にインターフェイスの信号の方向を変換する必要があるケースを処理する IP インテグレーター コードをアップデート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

Peak Cancellation Crest Factor Reduction (6.0)

* バージョン 6.0(Rev. 4)

* WCFR スタンドアロン モードで CCDF の膨張が見られたケースを修正

* UltraScale デバイスの QoR を改善

* 1 つまたは複数のサブコアでリビジョンを変更

Processor System Reset (5.0)

* バージョン 5.0 (Rev. 9)

* bd.tcl コンフィギュレーション後のプロシージャをアップデート。機能上の変更はありません。

QDRII+ SRAM (MIG) (1.2)

* バージョン 1.2

* Vivado 2016.1 をサポート

* BISC 完了後ビットスライス リセットを 20us 追加

* 1 つまたは複数のサブコアでリビジョンを変更

QDRIV SRAM (MIG) (1.1)

* バージョン 1.1

* QDRIV 初期公式リリース

QDRIV SRAM PHY IP (1.1)

* バージョン 1.1 (Rev. 1)

* Vivado 2016.1 をサポート

QSGMII (3.3)

* バージョン 3.3 (Rev. 4)

* ヘルパー コアのバージョンを v15_1 to v15_2 から gig_ethernet_pcs_pma に変更

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* リカバリされたクロックで Rx パス実行をサポート

* 1 つまたは複数のサブコアでリビジョンを変更

RAM-based Shift Register (12.0)

* バージョン 12.0 (Rev. 9)

* GUI COE ファイル処理を修正

* 1 つまたは複数のサブコアでリビジョンを変更

RGB to YCrCb Color-Space Converter (7.1)

* バージョン 7.1 (Rev. 7)

* 1 つまたは複数のサブコアでリビジョンを変更

RLDRAM3 (MIG) (1.2)

* バージョン 1.2

* 2016.1 用にアップデート

* RLDRAM3 1200 MHz パーツのサポートを追加

* カスタム CSV の使用に関連した問題を修正。詳細は (Xilinx Answer 66678) を参照してください。

* 低い周波数範囲でのハードウェア エラーを修正。詳細は (Xilinx Answer 65371) を参照してください。

* 1 つまたは複数のサブコアでリビジョンを変更

RXAUI (4.3)

* バージョン 4.3 (Rev. 4)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

Reed-Solomon Decoder (9.0)

* バージョン 9.0 (Rev. 11)

* 1 つまたは複数のサブコアでリビジョンを変更

Reed-Solomon Encoder (9.0)

* バージョン 9.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

S/PDIF (2.0)

* バージョン 2.0 (Rev. 11)

* ヘルパー コア バージョン fifo_generator_v13_1 アップデートおよびセーフ fifo リセット操作のセーフティ回路。それ以外の機能上の変更はありません。

SC EXIT (1.0)

* バージョン 1.0

* 初期リリース

SC MMU (1.0)

* バージョン 1.0

* 初期リリース

SC SI_CONVERTER (1.0)

* バージョン 1.0

* 初期リリース

SC SPLITTER (1.0)

* バージョン 1.0

* 初期リリース

SC TRANSACTION_REGULATOR (1.0)

* バージョン 1.0

* 初期リリース

SMPTE2022-1/2 Video over IP Receiver (2.0)

* バージョン 2.0 (Rev. 5)

* Virtex UltraScale のプロダクション サポートを追加

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

SMPTE2022-1/2 Video over IP Transmitter (2.0)

* バージョン 2.0 (Rev. 5)

* Virtex UltraScale のプロダクション サポートを追加

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

SMPTE SD/HD/3G-SDI (3.0)

* バージョン 3.0 (Rev. 7)

* Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

SMPTE ST 2059 (1.0)

* バージョン 1.0

* 初期リリース

* ST2059 ソース

* 1 PPS 出力

* SMPTE ST2059-1 規格に従って、ビデオおよびオーディ アライメント (同期化) 信号を生成

* 高精度 IEEE1588 RTC タイマーを導入

* 時間コードの生成をサポート (時、分、秒、およびフレーム番号)

* ドロップ フレーム時間コードをサポート

* 外部ビデオおよびオーディオ PLL に対し、PTP マスターロック基準クロック ジェネレーターを含める

* コア制御およびステータス情報の読み出しは AXI-lite インターフェイスを介して実行可能

SMPTE UHD-SDI (1.0)

* バージョン 1.0 (Rev. 2)

* Virtex UltraScale のサポートを追加

SMPTE2022-5/6 Video over IP Receiver (5.0)

* バージョン 5.0(Rev. 4)

* Virtex UltraScale プロダクションをサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

SMPTE2022-5/6 Video over IP Transmitter (4.0)

* バージョン 4.0 (Rev. 6)

* コア制約 XDC ファイルをアップデート

* Virtex UltraScale プロダクションをサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

SPI-4.2 (13.0)

* バージョン 13.0 (Rev. 8)

* デモ用テストベンチ pl4_testcase_pkg.v ファイルを再パッケージ

ST2022-56 De-Packetizer (1.0)

* バージョン 1.0

* 初期リリース

* 受信された SMPTE2022-6 RTP パケットを SDI ビデオ ストリーム (AXIS の SDI で送信) に変換する機能をサポート

ST2022-56 Packetizer (1.0)

* バージョン 1.0

* 初期リリース

* SMPTE2022-6 プロトコルに従って SDI ビデオ ストリーム (AXIS の SDI で送信) をメディア データグラム すストリームに変換する機能をサポート

SelectIO Interface Wizard (5.1)

* バージョン 5.1 (Rev. 7)

* 分周クロックまたはシリアル クロックを順送するためのオプションを GUI に追加 ([Forward divide clock])

Serial RapidIO Gen2 (4.0)

* バージョン 4.0 (Rev. 3)

* オプションのトランシーバー ポートを追加

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

SmartConnect AXI2SC Bridge (1.0)

* バージョン 1.0

* 初期リリース

SmartConnect Node (1.0)

* バージョン 1.0

* 初期リリース

SmartConnect SC2AXI Bridge (1.0)

* バージョン 1.0

* 初期リリース

SmartConnect Switchboard (1.0)

* バージョン 1.0

* 初期リリース

Soft Error Mitigation (4.1)

* バージョン 4.1 (Rev. 5)

* 変更なし

System Cache (3.1)

* バージョン 3.1 (Rev. 3)

* アップグレード警告を回避

* ツールチップを修正

* プロダクション ステータスの Virtex UltraScale デバイスをサポート

* ユーザー パラメーターを有効する式を追加

System Management Wizard (1.3)

* バージョン 1.3

* SYSMON スレーブはデフォルトでディスエーブル

Timer Sync 1588 (1.2)

* バージョン 1.2 (Rev. 3)

* 変更なし

Tri Mode Ethernet MAC (9.0)

* バージョン 9.0 (Rev. 4)

* 内部モードに新機能を追加 - RX データパスに RXOUTCLK クロックを使用

* 出力フレームが不正なサイズになる 1G Example Design Pattern Generator モジュールのバグと VHDL バージョンを修正

* 統計に関するバグを修正 - コアのカスタマイズでオフになっているレジスタにアクセスするとシミュレーション致命的エラーが発生していたのを修正

* プリアンブル バイトがないときに RX Undersize Frames カウンターおよび RX Fragment Frames カウンターが正しくインクリメントしないという稀な統計バグを修正

* ユーザーが連続転送を開始してフレーム転送の早期段階でエラーをアサートする場合に一部の MAC で入力フレーム バイトが失われるという転送ロジックの稀なバグを修正

* ユーザー エラーの通知がフレーム転送の早期段階で受信されると MAC で Tx フレームが破損しない場合があるという 2.5G 転送ロジックの、稀なバグを修正

* RGMII モードのユーザー PHY タイミング XDC ファイルで RX クロック名を修正

* RGMII での UltraScale デバイス - 最適化を防ぐため、RX クロックのパラレル クロック バッファーに DONT_TOUCH 属性を追加

* サンプル デザイン XDC アップデート - GMII および RGMII モードの XCKU040 デバイスの PIC LOC をアップデート、GMII モードの XCKU9P、XCVU3P、XCZU3EG UltraScale+ デバイスに参照 PIC LOC を提供

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

UltraScale 100G Ethernet Subsystem (1.9)

* バージョン 1.9

* 「*_vl_* with *_pcsl_*」を含む最上位の信号名を変更

* GT DRP で QPLL0 および QPLL1 の両方をサポート

* 今後のスイッチ切り替え可能なケースのため、322.161MHz クロックをサポート

* CAUI4 の共有ロジック選択を追加

* 共有ロジックがサンプル デザインにある場合コア外のクロッキングおよびロジック ラッパーをサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

UltraScale FPGA Gen3 Integrated Block for PCI Express (4.2)

* バージョン 4.2

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* IP インテグレーター インターフェイスに startup_fcsbts 信号を追加

* 合成およびインプリメンテーションでの警告を回避するために、IP 制約に含まれるリンク スピードに基づいて TXRATE および RXRATE ピンの定数を追加

* [ASPM Option - L1 Supported] オプションのサポートを追加、[L0s_L1_Entry Supported] オプションを削除 (Xilinx Answer - 66347)

* エンドポイント コンフィギュレーション向けの論理および物理外部パイプ インターフェイス ポートのマップをルート ポート インスタンスに直接接続できるように変更

* トランシーバー デバッグ インターフェイス セクション gt_dmonfiforeset gt_dmonitorclk に新しい 2 つのポートを追加

* 'Base Class Menu' および 'Sub Class Interface Menu' のデフォルト値の問題、および Lookup Assistant オプションが使用されるときの 'Class Code' パラメーターのアップデートの問題を修正

* 防衛グレードの Kintex UltraScale デバイスのサポートを追加 - xqku040-rfa1156、xqku040-rba676、xqku060-rfa1156、および xqku095-rfa1156

* IP で生成されるクロックすべてにクロック名を追加

* 立ち下がりエッジ検出 DRP ロジックを修正

* 1 つまたは複数のサブコアでリビジョンを変更

UltraScale FPGAs Transceivers Wizard (1.6)

* バージョン 1.6 (Rev. 2)

* パラメーター アップデートにより、UltraScale+ GTH および GTY シリアル トランシーバーのパフォーマンスと機能を向上

* 新しいトランシーバー コンフィギュレーション プリセット オプションを追加

* 一部の UltraScale トランシーバー コンフィギュレーション プリセットのステータスをプロダクションに変更

* リセットのアサート中にクロックがなくても耐えられるように、バッファー バイパス ヘルパー ブロックのシンクロナイザーのタイプを変更

* UltraScale+ GTY シリアル トランシーバーのプログラマブルな終端電圧オプションを調整

* スピード グレードが -1LV の Kintex UltraScale GTH 最大ライン レートを 10.3125 Gb/s から 12.5 Gb/s へ変更

* UltraScale FPGA データーシートに一致するように -1HV スピード グレード デバイスの GTY トランシーバーのライン レートおよび関連周波数制限を調整

* シリコンのエラッタに合わせて、UltraScale+ GTH および GTY トランシーバーの CPLL VCO の最小周波数を調整

* 一部のデバイスで最大ライン レートをターゲットにしているとき、有効なデータ幅を選択できなかったカスタマイズ GUI のバグを修正

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

UltraScale Soft Error Mitigation (3.1)

* バージョン 3.1

* UltraScale IP のプロダクション リリース

* 検出モードのサポートを追加

* UltraScale+ IP のプリプロダクション リリースで ku9p デバイスをサポート

* 検証された IP は認証および暗号化 (AES) ビットストリーム フローと互換性あり

* VU440 デバイスで分類機能をサポート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* IP ステータス信号およびハートビートを監視する方法を示すサンプル ロジックを追加

* シングルビット ROM エラーの不正アドレス訂正

* ダブルビット (訂正不可能) ROMエラーが発生したときアサートする (致命的エラー コンディション) ステータス信号のビヘイビアーを変更

UltraScale+ 100G Ethernet Subsystem (1.0)

* バージョン 1.0

* 初期リリース

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

UltraScale+ PCI Express Integrated Block (1.1)

* バージョン 1.1

* PF BAR、SRIOV BAR、PCIe ID および ClassCode パラメーターについて、カスタマイズ GUI を変更

* PCIe をサポートするすべての UltraScale+ デバイスおよびパッケージでサポート

* GTHE4 および GTYE4 を含む gtwizard サブコア (HIP) のサポートを追加

* すべてのリンクの幅/スピード (Gen1/2/3 ~ x1、x2、x4、x8、x16) のサポートを追加

* 利用可能なすべてのコンフィギュレーションについて、ルート ポート (RP) モードおよび RP サンプル デザインの合成/シミュレーションのサポートを追加。

* 1 つまたは複数のサブコアでリビジョンを変更

VIO (Virtual Input/Output) (3.0)

* バージョン 3.0 (Rev. 11)

* 256 probe_outs の IP 生成エラーを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Video AXI4S Remapper (1.0)

* バージョン 1.0

* 最初のバージョンをリリース

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

Video Deinterlacer (4.0)

* バージョン 4.0 (Rev. 10)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

Video In to AXI4-Stream (4.0)

* バージョン 4.0 (Rev. 2)

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* 1 つまたは複数のサブコアでリビジョンを変更

Video Mixer (1.0)

* バージョン 1.0

* 最初のバージョンをリリース

Video On Screen Display (6.0)

* バージョン 6.0 (Rev. 10)

* 1 つまたは複数のサブコアでリビジョンを変更

Video PHY Controller (2.0)

* バージョン 2.0(Rev. 1)

* GTPE2 および GTHE4 に対して HDMI プロトコルのサポートを追加

* GTPE2 に対して DisplayPort プロトコルのサポートを追加

* 暗号化されていないビデオ PHY コントローラー関連のソース コード ファイルを生成可能

* TX または RX 側のみで選択された HDMI プロトコルでのコンフィギュレーションが原因で発生した生成エラーを修正

* PHY を見せる DP および HDMI にリファレンス デザインが提供されるようになったため、この IP のサンプル デザインのサポートを削除

* コア生成中に表示される不要な警告メッセージやデバッグ メッセージを削除

* HDMI TX 専用プロトコルまたは RX 専用プロトコル コンフィギュレーションにイネーブル サポート

* 1 つまたは複数のサブコアでリビジョンを変更

Video Processing Subsystem (2.0)

* バージョン 2.0

* ビデオ処理設定をさらに追加 ([Deinterlacing Only]、[Color Space Conversion Only]、[Chroma Resampling Only])

* フル ビデオ処理機能にさらに設定を追加

* デフォルトのビデオ処理機能をフルに変更

* サンプル デザインのビデオ クロックを 300MHz から 200MHz に変更

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* Video Processing Subsystem は Windows のパス名の文字制限を影響を受けます。詳細は、(Xilinx Answer 66692) を参照してください。

* 1 つまたは複数のサブコアでリビジョンを変更

Video Scaler (8.1)

* バージョン 8.1 (Rev. 8)

* 1 つまたは複数のサブコアでリビジョンを変更

Video Test Pattern Generator (7.0)

* バージョン 7.0 (Rev. 2)

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* 複数インスタンスのサポートを改善

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

Video Timing Controller (6.1)

* バージョン 6.1 (Rev. 7)

* 今後のデバイスのサポートを簡素化するため、サポート デバイスとプロダクション ステートを自動的に決定

* 正しいビデオ タイミングを生成するためにクロック イネーブルをサポート

Video over IP FEC Receiver (2.0)

* バージョン 2.0

* ST2022-5/6 パケットをサポートするため FEC RX コアをアップグレード

* HDL インターフェイス ポートに一致させるため GUI のバス インターフェイス命名規則をアップデート

* 重複する DDR 書き込み保護、正しい DUP および訂正されたカウンターの修正

* AXI-MM アービタ拒否パケットから mem_wr_ctrl へのパケットが破損する問題を修正

* 大きな L/D fec meta fifo full に対し、fec_processing_delay のバグを修正

* 1 つまたは複数のサブコアでリビジョンを変更

Video over IP FEC Transmitter (2.0)

* バージョン 2.0

* ST2022-5/6 規格をサポートするため FEC TX コアをアップグレード

* RTL ポート命名規則の変更、および HDL インターフェイス ポートに一致させるため GUI のバス インターフェイス命名規則をアップデート

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

Virtex-7 FPGA Gen3 Integrated Block for PCI Express (4.2)

* バージョン 4.2

* pipe_tx_*_sigs、common_commands_in、および common_commands_out の幅を変更

* エンドポイント コンフィギュレーション向けの論理および物理外部パイプ インターフェイス ポートのマップをルート ポート インスタンスに直接接続できるように変更

* 'ASPM Option-L1 Supported' のサポートを追加し、'L0s_L1_Entry_Supported option' を削除

* IP で生成されるすべてのクロックに応答する mmcm_lock ポートを追加

* Gen1/2 の非同期クロッキング モードを修正し、余分な BUFG を削除

* IP で生成されるすべてのクロックの名前を制約ファイルに追加

* 'Base Class Menu' および 'Sub Class Interface Menu' のデフォルト値の問題、および Lookup Assistant オプションが使用されるときの 'Class Code' パラメーターのアップデートの問題を修正

* [Include Shared Logic (clocking) in example design] の [External PIPE Interface pipe mode simulation option] への依存性を削除。'Enable Pipe mode Simulation' オプションへの変更なし

* 1 つまたは複数のサブコアでリビジョンを変更

Viterbi Decoder (9.1)

* バージョン 9.1 (Rev. 6)

* 1 つまたは複数のサブコアでリビジョンを変更

XADC Wizard (3.3)

* バージョン 3.3

* VCCDDRO アラームの DDR3 電圧レベルを追加

* ADC オフセットおよびゲイン キャリブレーションをイネーブル、センサー フセットおよびゲイン キャリブレーションをデフォルトでイネーブル

XAUI (12.2)

* バージョン 12.2 (Rev. 4)

* Vivado IP シミュレーション ライブラリをサポートするよう HDL ライブラリ管理を変更

* 1 つまたは複数のサブコアでリビジョンを変更

YCrCb to RGB Color-Space Converter (7.1)

* バージョン 7.1 (Rev. 7)

* 1 つまたは複数のサブコアでリビジョンを変更

ZYNQ UltraScale+ MPSoC (1.1)

* バージョン 1.1

* EMIO を介した GPIO を使用し、PL リセット信号を 4 つまで使用可能

* デフォルト PL クロック信号を使用可能

* GEM の FIFO & PTP インターフェイスは EMIO を介して常に使用可能

* EMIO を介して DPAUX とともに Display Port がイネーブルになる場合、dp_aux_data_oe_n がイネーブルになる

* PSS_IO 属性をアップデート。DDR のものを含めすべての I/O 属性パラメーターは HDL にダンプされる。(*PSS_IO= 信号名、差動ペア タイプ、差動ペア信号方向、サイト タイプ、I/O 規格、駆動電流 (mA)、スルー レート、プル タイプ、IBIS モデル、ODT, OUTPUT_IMPEDANCE) およびすべての対応信号は HDL に書き込まれる。

* PSS_Power、クロック周波数、DDR3 データ幅 を変更。VCO をアップデート

* F2P 割り込みロジックをアップデート

* デバッグ クロックを追加

* EMIO、O、I、T ワイヤを EMIO (出力) と同じ数を反映させるために追加

ZYNQ7 Processing System (5.5)

* バージョン 5.5 (Rev. 3)

* 変更なし

ZYNQ7 Processing System BFM (2.0)

* バージョン 2.0 (Rev. 5)

* 変更なし

axi_sg (4.1)

* バージョン 4.1 (Rev. 2)

* 変更なし

interrupt_controller (3.1)

* バージョン 3.1 (Rev. 3)

* 変更なし

lib_bmg (1.0)

* バージョン 1.0 (Rev. 4)

* 1 つまたは複数のサブコアでリビジョンを変更

lib_cdc (1.0)

* バージョン 1.0 (Rev. 2)

* 変更なし

lib_fifo (1.0)

* バージョン 1.0 (Rev. 4)

* 変更なし

lib_pkg (1.0)

* バージョン 1.0 (Rev. 2)

* 変更なし

lib_srl_fifo (1.0)

* バージョン 1.0 (Rev. 2)

* 変更なし

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54480 LogiCORE IP JESD204B - Vivado 2013.1 以降のバージョンでのリリース ノートおよび既知の問題 N/A N/A
AR# 66930
日付 06/08/2016
ステータス アクティブ
種類 リリース ノート
ツール
  • Vivado Design Suite - 2016.1
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