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AR# 68594

DSP スライス - DSP スライスの機能をターゲットとする際に累積的なリソースとして使用するすべてのユーザー ガイド

説明

最も一般的に使用される DSP48 機能に対する RTL は、ザイリンクス LogiCORE DSP48 Macro を使用して作成できます。

その他のユース ケース、例、およびリソースは、DSP スライス ユーザー ガイドに記載されています。

該当するユーザー ガイドのリストは、次のとおりです。

  • 『UltraScale アーキテクチャ DSP スライス ユーザー ガイド』 (UG579)
  • 『7 シリーズ DSP48E1 スライス ユーザー ガイド』 (UG479)
  • 『Virtex-6 FPGA DSP48E1 スライス ユーザー ガイド』 (UG369)
  • 『Spartan-6 FPGA DSP48A1 スライス ユーザー ガイド』 (UG389)
  • 『Virtex-5 FPGA XtremeDSP ユーザー ガイド』 (UG193)
  • 『Virtex-4 FPGA XtremeDSP ユーザー ガイド』 (UG073)


ソリューション

DSP48E2 スライスは、5 世代目のアーキテクチャです。前のアーキテクチャの DSP スライスをベースに、新しい機能を徐々に追加することによって構築されました。

上記の DSP スライス ユーザー ガイドには、前のバージョンの DSP スライス アーキテクチャの資料でのみ確認できる累積的かつ補足的な情報や参考が含まれています。

特に UG073 (Virtex4 - DSP48) および UG193 (Virtex5 - DSP48E) には、全デバイス ファミリでザイリンクス DSP スライスをターゲットとする場合に役立つ RTL の例や参考情報が豊富に含まれています。

これらの資料をすべて活用して使用に慣れ親しんでください。

また、Vivado IDE、Vivado HLS、および System Generator for DSP にも便利な例やテンプレートがツール内に含まれているため、これらのリソースも確認するようにしてください。

AR# 68594
日付 01/26/2017
ステータス アクティブ
種類 一般
デバイス
  • SoC
  • FPGA Device Families
  • Zynq UltraScale+ MPSoC
  • More
  • Zynq-7000
  • XA Zynq-7000
  • Zynq-7000Q
  • Artix-7
  • Artix-7Q
  • Kintex UltraScale
  • Kintex UltraScale+
  • Kintex-7
  • Kintex-7Q
  • Virtex UltraScale
  • Virtex UltraScale+
  • Spartan-7
  • Spartan-6
  • Spartan-6Q
  • Virtex-7
  • Virtex-7Q
  • Virtex-6Q
  • Virtex-6
  • Virtex-5QV
  • Virtex-5Q
  • Virtex-5
  • Virtex-4QV
  • Virtex-4Q
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ツール
  • Vivado Design Suite
  • System Generator for DSP
IP
  • DSP48 Macro
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