UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 69035

UltraScale/UltraScale+ DDR4 - リリース ノートおよび既知の問題

説明

このアンサーでは、DDR4 UltraScale および UltraScale+ コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、 UltraScale および UltraScale+ ベースのデバイスでサポートされるプログラマブル ロジック DDR4 IP コアを対象としています。

DDR4 IP ページ

https://japan.xilinx.com/products/intellectual-property/ddr4.html


ザイリンクス フォーラム:

メモリ インターフェイス ボードからテクニカル サポートを受けてください。 ザイリンクス フォーラムはテクニカル サポートの主要リソースです。

ザイリンクス コミュニティ全体がここに集まっていて、質問したり、必要なソリューションを得るためにザイリンクス エキスパートと共同作業したりできるようになっています。

ソリューション

一般情報:

サポートされるデバイスは次の場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

表 1: バージョン対照表

DDR4 バージョンVivado のバージョン
v2.2 (Rev.6)2018.3
v2.2 (Rev.5)2018.2
v2.2 (Rev.4)2018.1
v2.2 (Rev.3)2017.4
v2.2 (Rev.2)2017.3
v2.2 (Rev.1)2017.2
v2.22017.1
v2.1 (Rev.1)2016.4
v2.12016.3
v2.0 (Rev.1)2016.2
v2.02016.1
v1.12015.4
v1.02015.3
v7.12015.2
v7.02015.1
v6.12014.4
v6.02014.3
v5.0 (Rev.1)2014.2
v5.02014.1

UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび動作周波数のリストについては、メモリ ソリューションのページの [外部メモリインターフェイス] のセクションを参照してください。

サポートされている DDR4 メモリ デバイスの完全リストについては、このアンサーに添付されている memory_device_support_ddr4.xlsx を参照してください。

サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、(UG973) を参照してください。

既知の問題および修正された問題:


表 2 に、UltraScale ファミリ DDR4 IP に対する既知の問題および修正された問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 2: 既知の問題および修正された問題

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 71531)UltraScale/UltraScale+ DDR4 DDR3 の保存後復元機能で、マルチビットの ECC エラーが発生する
(Xilinx Answer 70874)UltraScale/UltraScale+ DDR4 IP - AXI アービトレーションの改善V2.2v2.2 (Rev.4)
(Xilinx Answer 69573)UltraScale/UltraScale+ DDR4 IP - 2017.x のマルチコントローラー デザインのキャリブレーションが WRITE_DQS_TO_DQ (complex) でエラーになる - IBUF_LOW_PWR 属性 (2016.4 からのアップグレード)V2.2v2.2 (Rev.2)
(Xilinx Answer 69779)UltraScale/UltraScale+ で 3DS RDIMM および LRDIMM をターゲットにした場合 DDR4 アドレス パリティが正しく生成されないv2.2 (Rev.2)Never Fix
(Xilinx Answer 68943)UltraScale DDR4 - MT40A1G16WBU-083E コンポーネントと xcku115-flvb2104-2-e を使用すると出力ファイルを生成できないv2.2 (EA)v2.2 (Rev.1)
(Xilinx Answer 69458)UltraScale DDR4 - JEDEC 仕様の Speed Bin Table の tCK(avg) アップデートにより DDR4-2133 以降の高速グレード デバイスの CL および CWL 値が影響を受けるv2.2 (Rev.1) Never Fix
(Xilinx Answer 68997)UltraScale DDR4 - カスタム CSV の x16 幅のインターフェイス コンポーネントに対してデータ幅を 80 に設定できない v2.2v2.2 (Rev.1)
(Xilinx Answer 67956)UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定
v2.1v2.2 (Rev.1)
(Xilinx Answer 67979)UltraScale DDR4 - -1H スピード グレードに適切ではない MMCM VCO の最大値が設定されているためデザインの生成でエラーが発生する
v2.1Not Available
(Xilinx Answer 66471)UltraScale DDR4 - モード レジスタ (MR0) に不正なライト リカバリ (WR) 値がプログラムされる
v1.1Never Fix
(Xilinx Answer 68236)UltraScale DDR4 - 一部の RDIMM でロックされた IP をアップグレードできない可能性がある
v2.1 (Rev.1)Never Fix
(Xilinx Answer 68143)UltraScale+ MPSoC DDR4 - パッチ - 特定の設定で IP GUI が停止してクラッシュする
v2.1v2.1 (Rev.1)
(Xilinx Answer 67230)UltraScale DDR4 - tREFI の間隔が不正に設定されるv2.0v2.1 (Rev.1)
(Xilinx Answer 67891)UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する
v2.0 (Rev.1)v2.1
(Xilinx Answer 67631)UltraScale DDR4 - 一部のパーツで間違ったメモリ スピード グレードが使用される
v2.0 (Rev.1)v2.1
(Xilinx Answer 67455)UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからない
v2.0 (Rev.1)v2.1
(Xilinx Answer 67255)UltraScale/UltraScale+ DDR4 - コンフィギュレーションによっては [Place 30-487] エラーが発生することがある
v2.0v2.1
(Xilinx Answer 67008)UltraScale DDR4 - DBI 読み出しをイネーブルにすると XSDB BRAM の Read Complex レジスタの値が自動挿入されない
v2.0v2.1
(Xilinx Answer 66937)UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになるv2.0Not Available
(Xilinx Answer 66938)UltraScale+ DDR4 - 6 個以上の DDP (デュアル ダイ パッケージ/ツイン ダイ) コンポーネントを使用する場合は 2133 Mbps の動作に制限されている
v2.0v2.1
(Xilinx Answer 67544)UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される
v2.0v2.1
(Xilinx Answer 67054)UltraScale/UltraScale+ DDR4 - 一部の RDIMM および LRDIMM に対して余分な CK/CK# クロック ペアが生成される
v2.0v2.1
(Xilinx Answer 66927)UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになる
v2.0v2.0 (Rev.1)
(Xilinx Answer 66560)UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する v1.1v2.0
(Xilinx Answer 66554)UltraScale+ DDR4 - 1333 MHz (750 ps) の出力クロック周波数に対して 300 MHz 基準入力クロックが選択できない
v2.0v2.0 (Rev.1)
(Xilinx Answer 65083)UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがない
v1.0v2.0 (Rev. 1)
(Xilinx Answer 64774)UltraScale DDR4 - mmcm_clkout0 ドメインにおけるセットアップ/ホールド違反
v7.0v2.0
(Xilinx Answer 65950)UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがあるv1.0v2.0
(Xilinx Answer 65372)UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生する
v1.0v2.0
(Xilinx Answer 64784)UltraScale DDR4 - sys_clk_p/nに対して DRC MIG-32# エラーが間違って表示されるv7.0v2.0
(Xilinx Answer 64856)UltraScale DDR4/DDR3 のデザイン アドバイザリ - DDR3 の RESET# および DDR4 の RESET_N にはメモリ初期化中に Low にするため PCB プルダウンが必要v5.0v7.1
(Xilinx Answer 65790)UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされないv1.0v1.1
(Xilinx Answer 65652)UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続される
v1.0v1.1
(Xilinx Answer 65493)UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる
v1.0v1.1
(Xilinx Answer 63667)UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「VIOLATION: cmdWR」というエラー メッセージが表示される v7.0v2.0
(Xilinx Answer 62086)UltraScale DDR4/DDR3 - パフォーマンス トラフィック ジェネレーターが ROW COLUMN BANK のアドレス マッピングでしか機能しないv5.0 (Rev.1)v2.0
(Xilinx Answer 65261)UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しないv7.1v1.0
(Xilinx Answer 65054)UltraScale DDR4 - CAS レイテンシ (CL) が 17 に設定されていると、DQS ゲート キャリブレーション エラーが発生するv7.1v1.0
(Xilinx Answer 64887)UltraScale DDR4/DDR3 - パッチ - Vivado 2015.2 で 2015.1 MIG (v7.0) IP をインプリメントするとエラーが発生する
v7.0v1.0
(Xilinx Answer 64773)UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っている
v7.0v1.0
(Xilinx Answer 64615)UltraScale DDR4/DDR3 - 2015.2 での AXI インターフェイスの性能の向上v7.0v7.1
(Xilinx Answer 64306)UltraScale DDR4 - パッチ - SDRAM 初期化中の不正な DLL リセットおよび内部ニブル クロッキング (x4 のみ) により発生する可能性のあるハードウェア エラーを解決するためキャリブレーション パッチが必要
v7.0v7.1
(Xilinx Answer 64010)UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがあるv7.0v7.1
(Xilinx Answer 64063)UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされるv7.0v7.1
(Xilinx Answer 63786)UltraScale DDR4 - tCK = 833 ps およびスピード ビン = 833 に設定して Micron メモリ モデルを使用すると「SPEC_VIOLATION tWR/tRTP tWR」というエラー メッセージが表示される
v7.0v7.0
(Xilinx Answer 63666)UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「tCK SPEC_VIOLATION」というエラー メッセージが表示される
v7.0v7.0
(Xilinx Answer 63596)UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性があるv6.1v7.0
(Xilinx Answer 63261)UltraScale DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示される
v6.1v7.0
(Xilinx Answer 63240)MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っているv6.1v7.0
(Xilinx Answer 62930)UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性がある
v6.1v7.0
(Xilinx Answer 63022)UltraScale DDR4/DDR3 - アドレス ミラーリングを使用するデュアル ランク DIMM をターゲットとするデザインでハードウェア エラーが発生する
v6.0v7.0
(Xilinx Answer 62776)UltraScale DDR4/DDR3 - ECC 故障注入が機能しない
v6.1v7.0
(Xilinx Answer 60528)UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない
v5.0v7.0
(Xilinx Answer 62321)UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正
v5.0v6.1
(Xilinx Answer 61988)UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがある
v6.0v6.1
(Xilinx Answer 62050)UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるか
v5.0v6.1
(Xilinx Answer 61909)UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明
v6.0v6.1
(Xilinx Answer 60181)UltraScale DDR4/DDR3 - 高データ レートでタイミング違反が発生する場合がある
v5.0v6.1
(Xilinx Answer 62080)UltraScale DDR4 - シミュレーションで AXI ナロー バーストに関する警告メッセージが表示される
v5.0v6.0
(Xilinx Answer 61901)UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生する
v5.0 (Rev.1)Not Available
(Xilinx Answer 61725)UltraScale/UltraScale+ DDR4 - MIG GUI に表示される Micron 社の DDR4 パーツは廃止されている
v5.0 (Rev.1)v6.0
(Xilinx Answer 60322)UltraScale DDR4 - MIG ツールで DDR4 インターフェイスに対し内部 VREF が間違ってオフになってしまうv5.0v1.1
(Xilinx Answer 59948)UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある
v5.0v5.0 (Rev.1)

改訂履歴

 

2017/04/18DDR4 用に別のアンサー レコードを作成
2017/06/122017.2 用のアップデート、(Xilinx Answer 68028)(Xilinx Answer 69291) を追加
2017/06/22(Xilinx Answer 69324) を追加
2017/07/13(Xilinx Answer 69458) を追加
2017/07/31デバッグのリンクを (Xilinx Answer 68937) にアップデート
2017/09/18(Xilinx Answer 69573) のフォーマットおよびリンクをアップデート
2017/11/292017.4 用にアップデート
2018/03/132018.1 用にアップデート
2018/04/04アンサー 70874 を追加
09/20/20182018.3 用にアップデート

 

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
memory_device_support_ddr4.xlsx 17 KB XLSX

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - リリース ノートおよび既知の問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69096 DDR4 UltraScale IP - DDR4 移行 GUI にピンポン PHY の cs[1] の入力スキュー値が表示されていない N/A N/A
69458 UltraScale DDR4 - JEDEC 仕様の Speed Bin Table の tCK(avg) アップデートにより DDR4-2133 以降の高速グレード デバイスの CL および CWL 値が影響を受ける N/A N/A
68997 UltraScale DDR4 - カスタム CSV の x16 幅のインターフェイス コンポーネントに対してデータ幅を 80に設定できない N/A N/A
68943 UltraScale DDR4 - MT40A1G16WBU-083E コンポーネントと xcku115-flvb2104-2-e を使用すると出力ファイルを生成できない N/A N/A
67956 UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定 N/A N/A
67979 UltraScale DDR4 - -1H スピード グレードに適切ではない MMCM VCO の最大値が設定されているためデザインの生成でエラーが発生する N/A N/A
66471 UltraScale DDR4 - モード レジスタ (MR0) に不正なライト リカバリ (WR) 値がプログラムされる N/A N/A
68236 UltraScale DDR4 - 一部の RDIMM でロックされた IP をアップグレードできない可能性がある N/A N/A
68143 UltraScale+ MPSoC DDR4 - パッチ - 特定の設定で IP GUI が停止してクラッシュする N/A N/A
67230 UltraScale DDR4 - tREFI の間隔が正しく設定されない N/A N/A
67891 UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する N/A N/A
67631 UltraScale DDR4 - 一部のパーツで間違ったメモリ スピード グレードが使用される N/A N/A
67455 UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからない N/A N/A
67255 UltraScale/UltraScale+ DDR4 - コンフィギュレーションによっては [Place 30-487] エラーが発生することがある N/A N/A
67008 UltraScale DDR4 - DBI 読み出しをイネーブルにすると XSDB BRAM の Read Complex レジスタの値が自動挿入されない N/A N/A
66938 UltraScale+ DDR4 - 6 個以上の DDP (デュアル ダイ パッケージ/ツイン ダイ) コンポーネントを使用する場合は 2133 Mbps の動作に制限されている N/A N/A
67544 UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される N/A N/A
67054 UltraScale/UltraScale+ DDR4 - 一部の RDIMM および LRDIMM に対して余分な CK/CK# クロック ペアが生成される N/A N/A
66927 UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになる N/A N/A
66554 UltraScale+ DDR4 - 1333 MHz (750 ps) の出力クロック周波数に対して 300 MHz 基準入力クロックが選択できない N/A N/A
65083 UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがない N/A N/A
64774 UltraScale DDR4 - mmcm_clkout0 ドメインにおける SETUP/HOLD 違反 N/A N/A
65950 UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがある N/A N/A
61725 MIG UltraScale DDR4 - MIG GUI に表示される Micron 社の DDR4 パーツは廃止されている N/A N/A
61901 UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生する N/A N/A
60181 UltraScale DDR4/DDR3 - 高データ レートでタイミング違反が発生する場合がある N/A N/A
61909 UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明 N/A N/A
61988 UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがある N/A N/A
62321 UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正 N/A N/A
60528 UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない N/A N/A
63261 UltraScale DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示される N/A N/A
62776 UltraScale DDR4/DDR3 - ECC 故障注入が機能しない N/A N/A
63022 UltraScale DDR4/DDR3 - アドレス ミラーリングを使用するデュアル ランク DIMM をターゲットとするデザインでハードウェア エラーが発生する N/A N/A
62930 UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性がある N/A N/A
63240 MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っている N/A N/A
63596 UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性がある N/A N/A
63666 UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「tCK SPEC_VIOLATION」というエラー メッセージが表示される N/A N/A
63786 UltraScale DDR4 - tCK = 833 ps およびスピード ビン = 833 に設定して Micron メモリ モデルを使用すると「SPEC_VIOLATION tWR/tRTP tWR」というエラー メッセージが表示される N/A N/A
64063 UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされる N/A N/A
64010 UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがある N/A N/A
64773 MIG UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っている N/A N/A
64887 UltraScale DDR4/DDR3 - パッチ - Vivado 2015.2 で 2015.1 MIG (v7.0) IP をインプリメントするとエラーが発生する N/A N/A
65261 UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しない N/A N/A
63667 UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「VIOLATION: cmdWR」というエラー メッセージが表示される N/A N/A
65652 UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続される N/A N/A
65790 UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされない N/A N/A
64784 UltraScale DDR4 - sys_clk_p/nに対して DRC MIG-32# エラーが間違って表示される N/A N/A
65372 UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生する N/A N/A
59948 UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある N/A N/A
60322 UltraScale DDR4 - MIG ツールで DDR4 インターフェイスに対し内部 VREF が間違ってオフになってしまう N/A N/A
62080 UltraScale DDR4 - シミュレーションで AXI ナロー バーストに関する警告メッセージが表示される N/A N/A
62050 UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるか N/A N/A
64306 UltraScale DDR4 - パッチ - SDRAM 初期化中の不正な DLL リセットおよび内部ニブル クロッキング (x4 のみ) により発生する可能性のあるハードウェア エラーを解決するためキャリブレーション パッチが必要 N/A N/A
64615 UltraScale DDR4/DDR3 - 2015.2 での AXI インターフェイスの性能の向上 N/A N/A
65054 UltraScale DDR4 - CAS レイテンシ (CL) が 17 に設定されていると、DQS ゲート キャリブレーション エラーが発生する N/A N/A
65493 UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる N/A N/A
66794 UltraScale DDR3 - Dynamic ODT 設定が原因で Vivado 2015.3 または 2015.4 を使用したときにデュアル ランクまたはデュアル スロット コンフィギュレーションで書き込みエラーが発生する場合がある N/A N/A
69779 UltraScale/UltraScale+で 3DS RDIMM および LRDIMM をターゲットにした場合 DDR4 アドレス パリティが正しく生成されない N/A N/A
69573 UltraScale/UltraScale+ DDR4 IP - 2017.x のマルチコントローラー デザインのキャリブレーションが WRITE_DQS_TO_DQ (complex) でエラーになる - IBUF_LOW_PWR 属性 (2016.4 からのアップグレード) N/A N/A
66937 UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになる N/A N/A
66560 UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する N/A N/A
70874 UltraScale/UltraScale+ DDR4 IP - AXI アービトレーションの改善 N/A N/A
71696 UltraScale/UltraScale+ DDR4 - Tcl フロー全体でリフレッシュ パラメーターを変更するサポートの追加 N/A N/A
AR# 69035
日付 12/10/2018
ステータス アクティブ
種類 リリース ノート
デバイス
  • Zynq UltraScale+ MPSoC
  • Kintex UltraScale
  • Kintex UltraScale+
  • More
  • Virtex UltraScale
  • Virtex UltraScale+
  • Less
ツール
  • Vivado Design Suite
IP
  • MIG UltraScale
  • DDR4 SDRAM
このページをブックマークに追加