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Vivado デザイン ハブ - ロジック合成


別のデザイン ハブ ページには右側ペインからアクセスできます。


概要 (英語)日本語
 Synthesizing the Design デザインの合成
 Vivado Design Suite User Guide: Synthesis Vivado Design Suite ユーザー ガイド: 合成
キー コンセプト (英語)日本語
 Running Design Rule Checks (DRCs) in Vivado Vivado でのデザイン ルール チェック (DRC) の実行
 Using Block Synthesis ブロック合成の使用
 Creating and Packaging Custom IP カスタム IP の作成およびパッケージ
 Using Third-Party Synthesis Tools with Vivado IP Vivado IP とサードパーティ合成ツールの使用
 Manually Setting a Bottom-Up Flow and Importing Netlists ボトムアップ フローの手動設定とネットリストのインポート
 SystemVerilog Constructs SystemVerilog コンストラクト
よくある質問 (FAQ) (英語)日本語
 Why Does a Xilinx IP Not Get Flattened Completely? ザイリンクス IP が完全にフラットにされない理由を教えてください。
 What Is the Purpose of the "RuntimeOptimized" Option When Passed to the -directive Switch? -directive オプションで [RuntimeOptimized] を使用する目的を教えてください。
 What Is the Purpose of the "out_of_context" Option Used as Part of the -mode switch? -mode オプションで out_of_context オプションを使用する目的を教えてください。
 How Do I Run Bottom-Up Synthesis Using the Vivado Synthesis Tool? Vivado 合成を使用してボトムアップ合成を実行する方法を教えてください。
 Does VSS Generate Block RAMs for Dual Port RAM When Both Ports Are Specified in the Same Always/Process Block? True デュアル ポート RAM で 両方のポートが同じ always/process ブロックで指定されている場合、VSS で デュアル ポート RAM に対してブロック RAM を生成しますか。
 What Are Vivado Synthesis Best Practices for System Verilog? System Verilog に関する Vivado 合成のベスト プラクティスを教えてください。
 Why Are the Inputs to My EDIF/NGC Files Left Unconnected? EDIF/NGC ファイルへの入力が未接続のままになっている理由を教えてください。