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メモリ インターフェイス デザイン ハブ - UltraScale DDR3/DDR4 メモリ

日本語版の列に示されている資料によっては、英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新の情報につきましては、必ず最新英語版をご参照ください。このページに示されている英語版はすべて最新版です。

別のデザイン ハブ ページには右側ペインからアクセスできます。

はじめに

このページでは、Vivado Design SuiteMemory Interface Generator (MIG) を使用して UltraScale デバイス用のメモリ インターフェイスを設計する際に役立つ情報を提供しています。

概要 (英語)日本語
 Memory Interface UltraScale Design Checklist メモリ インターフェイス UltraScale 設計チェックリスト (日本語版は v1.2 コア対象)
 UltraScale Architecture FPGAs Memory LogiCORE IP v1.4 Product Guide 『UltraScale アーキテクチャ FPGA メモリ IP v1.2 LogiCORE IP 製品ガイド』 (PG150)
 Creating a Memory Interface Design using Vivado MIG Vivado MIG を使用したメモリ インターフェイス デザインの作成 (日本語版は v1.2 コア対象)
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 Memory Interface UltraScale IP Release Notes メモリ インターフェイス UltraScale IP リリース ノート
 Supported Memory Interfaces and Data Rates サポートされるメモリ インターフェイスおよびデーター レート
デザイン要件 (英語)日本語
 Input Clock Guidelines 入力クロック ガイドライン (日本語版は v1.2 コア対象)
 Memory Interface External Clocking 
 PCB Guidelines for DDR4 SDRAM DDR4 SDRAM の PCB ガイドライン
 PCB Guidelines for DDR3 SDRAM DDR3 SDRAM の PCB ガイドライン
 DDR4 Pin Rules DDR4 ピンの規則 (日本語版は v1.2 コア対象)
 DDR3 Pin Rules DDR3 ピンの規則 (日本語版は v1.2 コア対象)
 I/O Planning for UltraScale Device Memory IP UltraScale デバイス メモリ IP の I/O プランニング
 Designing for High Efficiency 高効率を達成する設計 (日本語版は v1.2 コア対象)
 Calculating User Specified Pattern Efficiency Using the Memory IP Performance Testbench IP パフォーマンス テストベンチを使用したユーザー指定パターンの効率の計算 (日本語版は v1.2 コア対象)
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 Importing I/O Ports for an Existing Pin-Out/Board 既存ピン配置およびボード用に I/O ポートをインポート
メモリ インターフェイス IP への接続 (英語)日本語
 Interfacing to the Memory IP User Interface メモリ IP ユーザー インターフェイスへの接続 (日本語版は v1.2 コア対象)
 Interfacing to the PHY Only Interface PHY 専用のインターフェイス (日本語版は v1.2 コア対象)
 Interfacing to the AXI4 Slave Interface AXI4 スレーブ インターフェイスへの接続 (日本語版は v1.2 コア対象)
メモリ インターフェイス IP のシミュレーション (英語)日本語
 Simulating the Memory IP Example Design メモリ IP をシミュレーションするサンプル デザイン (日本語版は v1.2 コア対象)
 Vivado Logic Simulation Design Hub Vivado ロジック シミュレーション デザイン ハブ
よくある質問 (FAQ) (英語)日本語
 Memory IP UltraScale Solution Center - Frequently Asked Questions (FAQ) MIG UltraScale ソリューション センター - よく寄せられる質問 (FAQ)

サポート リソース

ザイリンクス サポート ポータルでサービス リクエストを開いてください。

ソリューション センター (英語)日本語
 Xilinx Memory IP Solution Center ザイリンクス メモリ IP ソリューション センター
デザイン アドバイザリ (英語)日本語
 Design Advisories for Memory Interfaces メモリ インターフェイスのデザイン アドバイザリ
既知の問題 (英語)日本語
 DDR4 UltraScale and UltraScale+ IP Release Notes and Known Issues DDR4 UltraScale および UltraScale+ IP リリース ノートおよび既知の問題
 DDR3 UltraScale and UltraScale+ IP Release Notes and Known Issues DDR3 UltraScale および UltraScale+ IP リリース ノートおよび既知の問題
デバッグ リソース (英語)日本語
 Using the Memory Interface Debug GUI and XSDB for Calibration Failures メモリ インターフェイス GUI および XSDB を使用したキャリブレーション エラーのデバッグ (日本語版は v1.2 コア対象)
 Debugging Data Errors データ エラーのデバッグ (日本語版は v1.2 コア対象)
 Memory Interface UltraScale Design Checklist メモリ インターフェイス UltraScale 設計チェックリスト (日本語版は v1.2 コア対象)
フォーラム (英語のみ) 
 ザイリンクス ユーザー コミュニティ フォーラム - Memory Interface Generator (MIG) 
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