アプリケーション ノート

このアプリケーション ノートでは、Virtex-6 ML605 開発ボードで、Virtex®-6 エンベデッド トライモード イーサネット MAC ラッパ コアを使用するシステムについて説明します。

Simple MicroBlaze™ Microcontroller (SMM) は、MicroBlaze プロセッサをベースにした小型フォーム ファクタの 32 ビット マイクロコントローラで、FPGA デザインへ簡単にインスタンシエートできます。

このアプリケーション ノートでは、宇宙線によって含まれるシングル イベントの影響の検出と修正のため、Virtex®-4 ファミリ FPGA でコンフィギュレーション スクランブリングおよびリードバックを使用する方法について説明しています。

このアプリケーション ノートでは、GTP/GTX トランシーバを備えた Virtex®-5 LXT、SXT、TXT、FXT デバイスを、JEDEC 規格 No. 204A に準拠したアナログ - デジタル変換器l (ADC) へインターフェイスさせる方法について説明しています。

このアプリケーション ノートでは、ザイリンクス デバイスに使用する SVF および XSVF ファイル フォーマットに関する基本的な理解について説明します。ここでは、IEEE STD 1149.1 (JTAG) についてある程度理解されていることを前提としています。エンベデッド プログラミング アプリケーションにおけるシリアル ベクタ フォーマット (SVF) およびザイリンクス シリアル ベクタフォーマット ファイル (XSVF) の使用に関する情報は、アプリケーション ノート XAPP058 を参照してください。

このアプリケーションには、ブロードキャスト業界用のオーディオおよびビデオ コネクティビティ ソリューションが記載されています。ここでは、Virtex®-5 FPGA を使用し、プロフェッショナルなビデオ ブロードキャスト業界で広く使用される、シリアル デジタル ビデオおよびオーディオ インターフェイスをインプリメントする方法について説明します。また、関連するリファレンス デザインは、多数のビデオ レートおよび規格をサポートし、エンベデッド オーディオ用に提供されています。

エンベデッド システムでは、設計者がマイクロプロセッサを使用して FPGA をコンフィギュレートできるため、コンポーネント数を抑えて高い柔軟性を与えることが可能です。C コードで Slave Serial または SelectMAP のいずれかモードの使用を示し、CPLD デザイン ファイルでプロセッサと FPGA 間の同期インターフェイスを示します。

このアプリケーション ノートでは、MIG のデフォルト出力から生成された DDR2-400 (200 MHz クロック) メモリ インターフェイスについて説明します。ザイリンクスは、Spartan-3A スタータ キットで組み立てられた高速のスピード グレード (-5) の Spartan™-3A FPGA でこのインターフェイスを検証しました。また、検証結果は、Spartan-3AN および Spartan-3A DSP FPGA に適用されます。

このアプリケーション ノートでは、Extended Spartan®-3A ファミリ FPGA のマルチブート機能にフェイルセーフ メカニズムを追加するリファレンス デザインについて説明します。リファレンス デザインは、ロードするアプリケーションを特定する初期ビットストリームを用いて特定の FPGA をコンフィギュレーションします。

このアプリケーション ノートでは、高性能 DDR3 SDRAM インターフェイスのコントローラとデータ キャプチャのテクニックについて説明します。このデータ キャプチャ テクニックは、あらゆるVirtex®-5 FPGA I/O で利用可能な入力シリアライザ/デシリアライザと出力ダブル データ レート (ODDR) 機能を使用します。

Simple MicroBlaze™ Microcontroller (SMM) は、MicroBlaze プロセッサに基づく、小型フォーム ファクタの 32 ビット マイクロコントローラで FPGA デザインに簡単にインスタンシエートすることができます。

このアプリケーション ノートでは、PowerPC™ 405 (PPC405) プロセッサを使用し Virtex®-II Pro デザインにタイミング制約を適用する方法について示します。PPC405、Processor Local Bus (PLB)、On-Chip Peripheral Bus (OPB)、および RoketIO トランシーバ を使用したタイミング制約の相互作用について説明します。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。リファレンス デザインを使用しタイミング制約の構文および Timing Analyzer の結果を的確に示します。

Virtex®-II デバイスで利用可能なシフト レジスタは、同期 FIFO の構築に最適です。シフト レジスタ LUT プリミティブ (SRL16) の柔軟性を利用することにより、任意の幅の FIFO を作成できると同時に 1 ビットの解像度が得られます。また、カスケードした SRL16 シフト レジスタ (SRLC16) ではワード数を 16 にすることができます。

Digital-to-analog converter (DAC) では、 2 進数をその値に比例した電圧に変換します。この DAC は、ウェーブフォーム ジェネレータやプログラム可能な電圧ソースなどさまざまなアプリケーションに使用されます。このアプリケーション ノートでは、Virtex® FPGA によって実現されたデルタ-シグマ DAC について解説します。この DAC に唯一必要な外部回路は、1 個ずつのレジスタとキャパシタで構成されたロー パス フィルタだけで、必要な内部リソースも最小限となっています。

データ再生成は、 RAID コントローラ内の重要な機能で、マイクロプロセッサによって制御された専用のハードウェア によって実行されるのが最適です。Virtex-II Pro® FPGA では、RAID パリティ ジェネレータおよびデータ再生成コントローラに必要なハードウェアやソフトウェアをどちらも実行できます。このリファレンス デザインでは、バースト モードの SYNCBURST™SRAM メモリ アクセスおよび内部ブロック SelectRAM+™ メモリを使用し、非常に効果的なハードウェア デザインを Virtex-II Pro FPGA で実現します。

このアプリケーション ノートは、メモリの特定の位置に存在しその位置あるいは別の位置から実行する ROM ファームウェア画像の作成方法について説明します。このアプリケーションで示された例では、PowerPC プロセッサをターゲットとした GNU ツールが用いられています。

Virtex™-E FPGA シリーズは、-7 スピード グレードで最高 622 メガビット/秒のスピードの LVDS 信号を受信するのに理想的な近接したユーザー I/O ピン間の専用オンチップ差動レシーバを提供します。このアプリケーション ノートでは、622Mb/s のデータ レートで point-to-poit データ送信に適した Virtex-E FPGA の高速、低電圧の差動シグナル (LVDS) トランスミッタとレシーバをデザインする方法を説明します。

巡回冗長チェック (CRC) は誤りを検出するコードで、データ通信システムやその他のシリアル データ伝送システムで広く使われています。CRC はモジュロ演算を使う多項式処理に基づいており、標準としては、CRC-8、CRC-12、CRC-16、 CRC-32、CRC-CCIT などが一般的に使われています。このアプリケーション ノートでは、Virtex® デバイスにおける IEEE 802.3 CRC のインプリメンテーションについて説明します。 このアプリケーション ノート記載のリファレンス デザイ ンは CRC-8、CRC-12、CRC-16、CRC-32 の Verilog ポイント ソリューションを提供します。また、このコード生成に使用する Perl スクリプト (crcgen.pl) も含まれています。このスクリプトは、任意の幅 (8、12、16、32)、多項式、データ入力幅の CRC 回路に対し Verilog ソースを生成します。

このアプリケーション ノートでは、Virtex®-E FPGA と Intel Pentium プロセッサとのインターフェイス用のリファレンス デザインについて説明します。Pentium I™ システム バス、デザイン上の問題、このデザインのアプリケーションとして可能性のあるものについて解説します。さらに、Pentium I、II、III のバスの違いについても説明しています。

Virtex® FPGA シリーズには、4096 個のメモリ セルを持つデュアル ポート同期 RAM の専用ブロックがオンチップにあり、これは、FIFO アプリケーションでの使用に理想的です。このアプリケーション ノートでは、Verilog コードまたは VHDL コード内で深さと幅が調整可能な 512 x 8 FIFO の共通クロック (同期) バージョンおよび独立クロック (非同期) バージョンの作成方法について説明します。デザインの手動配置バージョンは、-6 スピード グレードのデバイスで 170MHz で動作します。

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

ザイリンクス 2.1i 開発システムはスタンプ モデルの生成を追加します。この機能は、Mentor Graphics の Tau や Viewlogic の Blast など、ボード レベルのスタティック タイミング解析の使用をサポートしています。 ザイリンクス プログラマブル ロジック製品でこれらのツールを使うと、ボード レベルのデザイン検証を加速化できます。

デジタルシステムが現実のアプリケーションで使用される場合、アナログ電圧レベルをバイナリ値に変換する必要があります。この値は電圧に比例または反比例します。ここで説明するアナログ/デジタル コンバータ (ADC) は、アナログ コンパレータ の Virtex® FPGA 1 個とレジスタおよびコンデンサ数個を使用します。8 ビット ADC は約 16 個の Virtex CLB でインプリメント可能で、10 ビット ADC は約 19 個の CLB を必要とします。

Content Addressable Memory (CAM) は、データ検索速度を向上させます。CAM をベースにした各種アプリケーションでは、データの編成およびリード/ライト パフォーマンスの必要条件は様々です。このアプリケーション ノートで解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインは、Virtex-II Pro デバイスを含む Virtex-II シリーズの真のデュアルポート ブロック SelectRAM 機能を使用して作成されています。

ネットワーキング業界の需要が急速に拡大するに伴い、CAM (Content Addressable Memory) 内にさらに高速なサーチ機能を求めるニーズも高まってきています。毎年、新しい CAM デバイスが市場に登場しています。これらのデバイスは、優れた機能とオプションを備えているものの、付随するインターフェイスが必要です。Virtex® デバイスは、高速 CAM にインターフェイスするために必要な機能をすべて装備しています。この資料では、Lara Networks のサーチエンジン(CAM の一種) 用の Virtex CAM コントローラについて説明します。

この資料では、Lara Networks のサーチエンジン(CAM の一種) 用の Virtex CAM コントローラについて説明します。

Quad Data Rate (QDR™) Synchronous Static RAM (SRAM) は、ネットワーキングやテレコミュニケーション アプリケーションに利用できる最も広帯域幅のソリューションの 1 つです。 この低価格で高性能なソリューションは、メモリ バッファリング、トラフィック管理、ルックアップ テーブル、またはリンク リストを必要とするアプリケーションに最適です。このアプリケーション ノートは、ソース同期ソリューションを使用した Virtex®-II デバイス用 QDR SRAM コントローラのインプリメンテーションについて説明します。

このアプリケーション ノートでは、゛RPM グリッド ゛と呼ばれる新たなグリッド システムを用いて、特定の相対配置設定マクロ (RPM) の指定する方法を説明します。このグリッド システムは、Virtex-II Pro デバイスを含む、Virtex®-II アーキテクチャで使用できます。こでは、RPM 作成の知識があることを前提として解説しているため、その作成方法については、説明していていません。(RPM 作成については、ザイリンクス ライブラリ ガイドを参照してください)。このアプリケーション ノートでは、RPM グリッドを使用してブロック RAM およびスライスを含む配置変更可能なRPM マクロを作成する方法について説明し、この機能を活用することでブロック RAM からスライス レジスタまでのパスにおけるタイミングがどのように最適化できるかを示します。

Virtex® FPGA シリーズは、さまざまな I/O 規格をサポートするコンフィギュレーション性の優れた高性能な SelectI/O™ リソースを備えています。SelectI/O リソースには、出力駆動電流、スルーレート、入力遅延、ホールド タイムのプログラマブルな制御機能など、豊富な機能のセットが含まれています。SelectI/O の柔軟性とさまざまな機能を利用し、本書で説明するデザイン時の考慮事項に注意すると、システム レベルのデザインを改善および簡素化できます。付録 A では、Virtex-E および Virtex-E 拡張メモリ (Virtex-EM) ファミリにおける SelectI/O のアップデートについて説明し、付録 B は、Virtex-E および Virtex-EM の LVDS および LVPECL SelectI/O のデザイン ガイドとなっています。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

CAM (Content Addressable Memory) を使用すると、データの検索速度が向上します。データの編成と読み出し/書き込み速度に対する条件は、アプリケーションによって異なります。このアプリケーション ノートに解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインでは、デュアル ポート ブロック SelectRAM™ および Virtex® FPGAの機能を使用しています。また、アプリケーション ノート XAPP201 「Virtex ファミリ デバイスにおける複数 CAM デザインの概要」では、CAM をインプリメントするときに利用するソリューションを紹介しています。

CAM (Content Addressable Memory) によって、メモリ内の特定のデータをすばやく検索することが可能になります。CAM の要件はアプリケーションによって異なります。Virtex® スライスにインプリメントされている CAM デザインは、シフト レジスタとして設定した LUT に基づく CAM の奥行きと幅に対する柔軟なアプローチを提供します。このアプリケーション ノートでは、単一クロック サイクルで一致データを検索する高速 CAM デザインについて説明します。アプリケーション ノート XAPP201 「Virtex デバイスにおけるマルチ CAM デザインの概要」では、 CAM をインプリメントする際の各種のソリューションを概説します。

このアプリケーション ノートは、HDL 検証フローを新たに使用するロジック設計者やテストベンチ記述の経験が浅いロジック設計者向けに書かれたものです。テストベンチは、HDL デザインの主要検証方法です。このアプリケーションは、効率的なテストベンチのレイアウトおよび構築のガイドラインを示します。また、すべてのデザインに対応するセルフチェック テストベンチを開発するためのアルゴリズムも提供します。

CAM (Content Addressable Memory) は、その内容によってアドレスできる記憶デバイスで す。CAM 記憶素子の各ビットには、比較ロジックが含まれています。CAM に入力されるデータ値は、記憶されているすべてのデータと同時に比較され、対応するアドレスが結果として出力されます。CAM は、データ並列プロセッサとして動作します。また、非同期転送モード (ATM) スイッチの設計に使用できます。このアプリケーション ノートでは、ATM アプリケーションにおける CAM のインプリメントを中心に説明します。ほかのデザインで CAM をインプリメントするさまざまなアプローチについては、アプリケーション ノート XAPP201『Virtex デバイスにおける各種の CAM デザインの概要』を参照してください。

内部 IOB トライ ステート制御レジスタを使用すると、出力をイネーブルおよびディスエーブルにするために要する時間を大幅に改善できます。このアプリケーション ノートでは、ハード マクロを使用し、HDL および回路図デザインで、このレジスタを設計する方法について説明します。

オリジナルの Spartan®-3 アーキテクチャでの乗算器につぃて説明します。Spartan-3E/-3A FPGA ファミリについては、ユーザー ガイド UG331、Spartan-3 ジェネレーション FPGA ユーザー ガイドの乗算器の章を参照してください。

Virtex®-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。セルフ アドレッシング FIFO リファレンス デザインは、1 つのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。1 つのクロック負荷だけを使用するのに利点があります。さらに、ステータス メカニズムが非常にシンプルで、フレーム ベースの デザイン システムで FULL または EMPTY の検出が必要となるのに代わり、連続的なデータ システムにおけるデータ制限により適するようになります。

ハフマン コーディングは、発生頻度の確率に応じて統計的に値をコード化するために使用されます。短いコードは最頻値 ( 多く現われる文字) に、また長いコードは低頻値 (あまり現われない文字) に指定します。このコーディングは、ビットストリームをさらに圧縮するため MPEG-2 で使用されます。このアプリケーション ノートでは、MPEG-2 でハフマン コーディングを実行する方法とそのインプリメンテーションについて説明します。

このアプリケーション ノートでは、多数のビデオ デザインで必要な Y’CrCb カラー スペース (色空間) から R’G’B’r カラー スペースへの変換回路のインプリメンテーションについて説明します。

Engineering Change Order (ECO) などの変更がデザインに追加された場合、ガイドされた配置配線 (PAR) を使用することによりランタイムを短縮できます。変更されたブロックのみを最適化しデザインに細かい変更を行うことにより、ガイドされた PAR を最高の状態で実行することができ、タイミングを保持しつつ PAR のランタイムを削減できます。変更が必要なブロックのみを変更し、その他のブロックで前の結果を維持する場合は、トップダウンでの階層保持またはボトムアップでの階層保持方法を使用します。

このアプリケーション ノートでは、ザイリンクス CoolRunner™-II CPLD で LIN コントローラのインプリメントについて説明します。 マイクロコントローラ インターフェイスが提供されますが、最小の努力で IP コアとしてインプリメントすることができるます。

このアプリケーション ノートでは、Virtex™-II Pro RocketIO™ トランシーバのレシーバ エラスティック バッファを通して遅延を低減するデザインについて説明します。この機能を使用する場合は、RocketIO トランシーバのクロック調整およびチャネル結合機能を実行していないことが条件になります。(必要な場合は、FPGA 内でこの 2 つの機能を実行できます。)

このアプリケーションノートは、RocketIO™ トランシーバを直接 16 ビットモードで使用する必要がある Virtex®-II Pro デザインを対象にしています。ファレンスデザインは、8 ビット/10 ビットのデータエンコーディングが不要で、出力周波数をシステム周波数の 16 倍にする必要がある場合に使用できます。

このアプリケーション ノートでは、1つの 4-チャネル ザイリンクス SPI-4.2 (PL4) コアから 4つの 1-チャネル SPI-3 (PL3) リンク層コアにブリッジするために使用するリファレンスデザインについて説明します。このデザインは、デバイス Virtex®-II にインプリメントされています。

このアプリケーション ノートは、Virtex®-II アーキテクチャで使用できるさまざまなローカル クロック リソースについて説明します。 また、リファレンス デザイン、ソース同期アプリケーションにおけるローカル クロック リソースの使用方法についての記載も含まれます。

このアプリケーション ノートでは、Virtex-II Pro® トランシーバおよびザイリンクス Aurora Protocol Engine を使用した、バックプレーン環境での共有メモリへの複数ポートのインターフェイスについて説明します。通常、マルチプロセッサ システムは、バックプレーン システムで見られるため、分散プロセス アプリケーションをバックプレーン バスを介して共有メモリに接続する必要があります。共有メモリの接続前のセマフォを試験するソフトウェア プロトコルとともにハードウェアの test-and-set ロック メカニズムを使用することにより、共有メモリへのアトミックなアクセスが可能となります。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

Virtex®-II FPGA シリーズは、専用のオンチップ 18Kb デュアルポート同期 RAM ブロックを FIFO アプリケーション用に提供しています。このアプリケーション ノートでは、 Verilog または VHDL コード内で深度と幅が可変の 511 x 36 FIFO 共通クロック (同期) バージョンと 独立クロック(非同期) バージョンを作成する方法を説明しています。

このアプリケーション ノートでは、ザイリンクス デバイスの可変長コーディング Variable Length Coding (VLC) について説明します。ジグザグ コーディングおよびランレングス コーディングは、MPEG-2 エンコーダで実行されます。ジグザグ コーディングによって DCT 係数が周波数の増加の順に配列されます。これらの係数は、ラン (run) が発生数、長さ (length) が振幅を示すランレングス ペアとしてコード化されます。

Virtex®-5 FPGA での SPI フラッシュ メモリへのポストコンフィギュレーション アクセス

このアプリケーション ノートでは、エンベデッド システムにネットワーク能力を追加するための lwIP ライブラリの使用方法を説明します。

このアプリケーション ノートでは、両側に LocalLink インターフェイスを備えた First-In-First-Out メモリ キューであるパラメータ設定可能な LocalLink FIFO の設計について説明します。 LocalLink インターフェイスによって、プロトコルにとらわれない信号を定義でき、パケット用データ送信を行うことができます。また、フロー制御および任意の長さのデータ送信などの機能も可能になります。この LocalLink FIFO は 2 つの LocalLink インターフェイスで構成されます。一方は書き込みポートにあり、アップストリーム ユーザー アプリケーションと接続し、もう一方は読み出しポートにあり、ダウンストリーム ユーザー アプリケーションと接続します。

これは、ザイリンクス Git ツリーを使用した Linux カーネルの構築のチュートリアルです。

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

Queue Manager Reference Design (QMRD) は、ネットワーク プロセス アプリケーションに対してジョブ待ちする各フローおよびクラス ベースのフロー コントロールを示します。QMRD は、イングレス キュー (ingress queuing) の段階で可変長フレームを固定長ファブリック プロトコル データ ユニット (PDU) に変更し、エグレス キュー (egress queuing) の段階で固定長ファブリック PDU を可変長フレームに再びアセンブルします。このデザインにはコマンドおよびトラフィック スケジューラへ接続するステータス インターフェイスがあり、完全なトラフィック キューおよびスケジューリングのソリューションです。

このパッケージ互換性ガイドは、ピン配置と、Virtex® ファミリと Virtex-E、Virtex-E 拡張メモリ (Virtex-EM) デバイス間のパッケージ互換性について設定されたガイドラインを解説します。Virtex-E ファミリについての最新情報については、ザイリンクス ウェブ サイト http://japan.xilinx.com をご覧ください。

Virtex® シリーズは、4096 メモリ セルの真のデュアル読み出し/書き込みポート同期 RAM の専用ブロックをオンチップに備えています。ブロック SelectRAM™+ ブロックの各ポートは、読み書きポート、読み出しポート、または書き込みポートとして独立して設定でき、それぞれにデータ幅を指定できます。このブロック SelectRAM+ メモリは、FPGA 設計をシンプルにする新しい性能を提供します。

このアプリケーション ノートでは、iMPACT 9.1.01i を使用して Spartan®-3A FPGA の JTAG インターフェイスを通してフェースを通して間接的に SPI シリアル Flash PROM をプログラムする方法を説明します。また、ハードウェアのセットアップ、ファイル生成のソフトウェア フロー、およびプログラミングも含まれています。

このアプリケーション ノートでは、モーター コントローラとしてのザイリンクス CPLD の使用について説明します。

このアプリケーション ノートでは、4 ビット、または 5 ビットの送信データ バス幅で、1/7 ビット レートの転送クロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan™-3E デバイスを対象とします。 このタイプのインターフェイスは、フラットパネル ディスプレイやオートモーティブ アプリケーションで多く使用されます。

このアプリケーション ノートでは、ARINC Specification 664、Part 7 に定義されたとおりの AFDX (Avionics Full-Duplex Switched Ethernet) のアーキテクチャおよび基礎の概要を説明します。また、Virtex®-4 および Virtex-5 アーキテクチャへの AFDX エンド システムで必要とされる多様なファンクション ブロックのマップ手法を紹介します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

This application note discusses how to design and implement a Bus Master Direct Memory Access (DMA) design for the Endpoint Block Plus Wrapper Core for PCI Express® using the Virtex®-5 FPGA Integrated Block for PCI Express.

OPB USB 2.0 デバイス コアは、USB 高速デバイスの機能性を実現し、USB 2.0 仕様に準拠しています。

このアプリケーション ノートでは、Platform Flash PROM から Spartan™-3A FPGA をコンフィギュレーションする方法について概説します。 PROM ファイルを生成、プログラムするためのハードウェア要件とソフトウェア フローを含んでいます。

MicroBlaze™ 用のフラッシュ ファイルの作成と使用

このアプリケーション ノートでは、アクセラレートされた BER 測定のシステムについて説明します。

このアプリケーション ノートでは、OPB Central DMA での PLB DDR2 の使用についての情報を提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

これはディスプレイ パネル製品の開発を支援する Spartan™-3E ディスプレイ開発キット用のリファレンス デザインです。 ディスプレイ ソリューション FPGA デザインは、ビデオ入力インターフェイス、色温度補正、精密ガンマ補正、イメージ ディザ エンジン、および 出力インターフェイスで構成されます。

このアプリケーション ノートでは、リファレンス システムを基にした PowerPC™ 405 プロセッサの Cypress CY7C67300 USB コントローラをサポートするオンチップ ペリフェラル バス (OPB) 外部ペリフェラル コントローラ (EPC) の使用方法を示します。

このアプリケーション ノートでは、MicroBlaze™ プロセッサ システムのマルチ チャネル (MCH) オンチップ ペリフェラル バス (OPB) ダブル データ レート (DDR) 同期 RAM (SDRAM) コントローラの使用を示すリファレンス システムについて説明します。

このアプリケーション ノートでは、複数の SD カードでインターフェイスするための CoolRunner™-II の使用方法について説明します。

標準チップセットでの CoolRunner™-II CPLD の使用。

このアプリケーション ノートでは、Virtex™-5 デバイスにインプリメントされた 200-MHz DDR SDRAM メモリ コントローラについて説明します。 このリファレンス デザインは、リード データ タイミングを調整するために Virtex-5 ChipSync 機能を使用します。 完全な FPGA デザインへの統合を実現するために簡単なバックエンド ユーザー インターフェイスを提供します。

このアプリケーション ノートでは、レベル変換としてどのように CoolRunner™-II CPLD を使用するかを示します。

このアプリケーション ノートのデザインでは、ザイリンクス Aurora プロトコル エンジンの Virtex-II Pro™ RocketIO™ トランシーバ、および Aurora とギガビット イーサネット間のブリッジを提供する 1 ギガビット イーサネット MAC コアを活用します。さらに、一般的なデータ転送用に Aurora、またはギガビット イーサネットをシステムとして使用する際の出発点として利用することができます。古いギガビット イーサネット ネットワークに Aurora デバイスを接続、ギガビット イーサネット トラフィックを使用して Aurora デバイスをテスト、および Aurora または ギガビット イーサネット インターフェイスを必要とするより大きなシステムを構築などを対象とするアプリケーションとして含んでいます。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ および Virtex-II Pro™ FPGA 用の 10 ギガビット イーサネット Physical Coding Sublayer (PCS) リファレンス デザインについて説明します。PCS は、ザイリンクス RocketPHY™ 10 Gb/s トランシーバとザイリンクス LogicCORE™ 10 ギガビット イーサネット メディア アクセス コントローラ (MAC) コア、LogicCORE XAUI コア、または 10 ギガビットの独立したメディア インターフェイス (XGMII) リファレンス デザイン (XAPP606) 間を接続します。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ または Virtex-II Pro™ デバイスをどのように Philips TZA3015HW 30 Mbit/s から 3.2 Gbit/s A-rate 4 ビット ファイバ光学トランシーバに接続できるかを示します。このアプリケーション ノートのリファレンス デザインは TZA3015HW を使用します。

このアプリケーション ノートでは、3.125 Gb/s RocketIO™ MGT の RXRECCLK 用の Virtex-II Pro™ アーキテクチャで利用可能なローカル クロック リソースについて説明します。

このアプリケーション ノートでは、RocketIO X ビットエラー レート テスタ リファレンス デザインのインプリメンテーションについて説明します。リファレンス デザインは、ひとつの Virtex-II Pro X FPGA に組み込まれた RocketIO X マルチ ギガビット トランシーバ (MGT) ポート間のひとつ、または複数の point-to-point リンク (2.5 Gb/s から 10 Gb/s) で、エンコードされていない高速シリアル データを生成、および検証をします。

-7 スピード グレードの Virtex-II Pro™ デバイスに組み込まれた PowerPC™ 405 プロセッサ ブロックによって、400 MHz までのスピードを実現することができます。 だたし、デュアル プロセッサ デバイスの左側のプロセッサを使用する場合、いくつか考慮すべき点があります。 このアプリケーション ノートでは、これらの注意点について説明し、左側にあるプロセッサを 350 MHz 以上のスピードで動作させる場合に必要となるマクロについて解説します。

このアプリケーション ノートでは、どのように 32 ビット MicroBlaze™ プロセッサが広域データ幅メモリに容易にアクセスできるかを示します。 また、デザインもオンチップ ペリフェラル バス (OPB) に接続するため IBM PowerPC™ (PPC405) の使用に適しています。 リファレンス デザインは、既存のザイリンクス EDK SDRAM インターフェイスへの変更、32 ビット プロセッサから 64 ビット データ バスへのアクセスを可能にします。

このアプリケーション ノートでは、Virtex™-4 FX FPGA のエンベデッド PowerPC™ 405 (PPC405) 、および APU-enhanced システムの主な機能について説明します。 プロセッサと FPGA 間の APU 転送データを説明する例を含んでいます。

Virtex™-4 ChipSync™ テクノロジは、設計者がさまざまなメモリとネットワーク アプリケーションを作成するのを可能にします。 この資料では、UG070: Virtex-4 ユーザー ガイドで記述されていない ChipSync 動作の詳細について説明します。

このアプリケーション ノートでは、SFI-4 または XSBI に関連したアプリケーションに適している 17 低電圧差動信号 (LVDS) ペア (1 つのクロックと 16 データ チャネル) を使用した Virtex-4™ FPGA のシングル データレート (SDR) トランスミッタ (Tx) およびレシーバ (Rx) インターフェイスについて説明します。

このアプリケーション ノートでは、Micron DDR2 SDRAM デバイスに接続する Virtex™-4 デバイスの 267 MHz DDR2 コントローラ インプリメンテーションについて説明します。

ザイリンクスのメッシュ ファブリック リファレンス デザインは Virtex™-II Pro™ デバイスをベースにしたフル メッシュ ライン カード対応の開発ボードです。このメッシュ ファブリック デザインは完全にパラメータ化された IP コンポーネントなので、設計者はこのデザインを さまざまな組み合わせの Virtex-II Pro デバイスに分割できます。

ギガビット イーサネット集合体リファレンス デザイン (EARD) は、オプションの frame-mapped Generic Framing Procedure (GFP-F) で SPI-4.2 への 8 つまでのギガビット イーサネット ポートの集合体を実証します。

Reduced Gigabit Media Independent Interface (RGMII) は、Gigabit Media Independent Interface (GMII) として使用できます。 このアプリケーション ノートでは、RGMII を適用可能なモジュールを使用し、Gigabit Ethernet MAC と Gigabit PHY を接続するためのピン数を 24 ピンから 12 ピンに削減する方法について説明します。

このアプリケーション ノートでは、両側に LocalLink インターフェイスを備えた First-In-First-Out メモリ キューであるパラメータ設定可能な LocalLink FIFO の設計について説明します。 LocalLink インターフェイスによって、プロトコルにとらわれない信号を定義でき、パケット用データ送信を行うことができます。また、フロー制御および任意の長さのデータ送信などの機能も可能になります。この LocalLink FIFO は 2 つの LocalLink インターフェイスで構成されます。一方は書き込みポートにあり、アップストリーム ユーザー アプリケーションと接続し、もう一方は読み出しポートにあり、ダウンストリーム ユーザー アプリケーションと接続します。

このアプリケーション ノートでは、Virtex™-II および Virtex-II Pro™ デバイスの高速データ リカバリの方法として非同期データ キャプチャのテクニックを説明します。このアプリケーション ノートに付随するリファレンス デザインでは、データが 0.3UI のジッタ で 622Mb/s DDR で動作するインターフェイスでどのようリカバリされるかを示します。

TCP/IP は 、2 つのホスト間で信頼性のあるデータ通信を提供できるように設計された通信プロトコル スタックです。ネットワーク上でデータ通信を行うときによく使用されます。主に、電子メール、ウェブページのブラウズ、インスタント メッセージ、ファイルのダウンロードなどに使用します。また TCP/IP は、エンベデッド システムでの利用率も増加しています。このアプリケーション ノートでは、Virtex-II™ Pro PowerPC™ プロセッサにおけるオープン ソース TCP/IP スタックの使用法を説明します。またリファレンス デザインの例を 使用して Insight Electronics 社および Memec 社が設計した Virtex-II Pro 開発ボードでペリフェラルとの遠隔通信ができます。

このアプリケーション ノートでは、Virtex-II Pro の内部コンフィギュレーション アクセスポート (ICAP） を使用して実行する RocketIO™ トランシーバ属性のインサーキット パーシャル リコンフィギュレーションについて説明します。このソリューションでは、IBM PowerPC™ 405 (PPC405) プロセッサを搭載した Virtex-II Pro デバイスを使用して、RocketIO マルチ ギガビット トランシーバ (MGT) のプリエンファシスおよび差動スイング制御属性のパーシャル リコンフィギュレーションを実現します。これらの属性はシステムが設置される前または後に変更して MGT 信号伝送を最適化できます。またこのソリューションは、特性化、キャリブレーション、システム テストにも使用できます。

このアプリケーション ノートでは、 RocketIO™ マルチギガビット トランシーバ (MGT) のプリエンファシスおよび差動スウィング制御属性の部分的なリコンフィギュレーションを行うために IBM PowerPC™ 405 コアを使用した Virtex-II Pro™ デバイスのプリ エンジニア ソリューションについて説明します。このソリューションは、他の FPGA デザインを変更せずに、多様なシステム環境用の MGT 信号伝送を最適化するためにこれらの属性を修正しなければならないアプリケーションに最適です。また、ここで説明するハードウェアおよびソフトウェア エレメントはどの Virtex-II Pro デザインにも容易に統合できます。関連するリファレンス ファイルはすべての Virtex-II Pro ファミリ デバイスをサポートします。

このアプリケーション ノートでは、最高 4 つまでのギガビット イーサネット ポートを提供するミックスバージョン IP ルータ用のリファレンス デザインについて説明します。MIR は複数のギガビット イーサネット ネットワークがネットワークに直接接続された IPv4 と IPv6 が混同したホストやルータで動作する場合や、ノードがルータを介して到達した場合に有効です。Virtex-II Pro™ ファミリでは、インターネット機構を IPv4 から IPv6 に内部的および外部的に移行した場合にルータ機能の移行が容易に行え、既存のパフォーマンスも維持することができます。

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

このアプリケーション ノートは、メモリの特定の位置に存在しその位置あるいは別の位置から実行する ROM ファームウェア画像の作成方法について説明します。このアプリケーションで示された例では、PowerPC プロセッサをターゲットとした GNU ツールが用いられています。

このアプリケーション ノートでは、PowerPC™ 405 (PPC405) プロセッサを使用し Virtex®-II Pro デザインにタイミング制約を適用する方法について示します。PPC405、Processor Local Bus (PLB)、On-Chip Peripheral Bus (OPB)、および RoketIO トランシーバ を使用したタイミング制約の相互作用について説明します。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。リファレンス デザインを使用しタイミング制約の構文および Timing Analyzer の結果を的確に示します。

HyperTransport は、66 MHz で作動する 32 ビット PCI バスの 60 倍までの速度で、プロセッサからペリフェラルへデータを移動するように設計された高速バスです。HyperTransport バスは、PCI との互換性を保ちながらこの機能強化を実行します。 HyperTransport ライトとよばれる最小バージョンのHyperTransport プロトコルが開発され、このアプリケーションで説明されています。このリファレンス デザインは、Virtex™-II デバイスで使用可能で、最高 400 MHｚ で実行できます。

このアプリケーション ノートでは、多くのビデオ設計で必要な R’G’B’ カラー スペース (色空間) から RGB Y’CbCr カラー スペースへの変換回路のインプリメンテーションについて説明します。赤、緑、青、そして Luma のチェック マークは、コンポーネントがガンマ補正された空間にあると仮定します。ガンマ補正は、色差信号 Cr および Cb に適用されます。

このアプリケーション ノートでは、アナログ デバイス TigerSHARC TS20x デジタル信号プロセッサ(DSP) と互換性をもつ送信モジュールおよび受信モジュールについて説明します。 これらの 2 つのマクロを使用することによって、Virtex-II™ Pro グレード -7 デバイスが送信している場合は 1 ライン (500 MB/s) 当たり 1000 Mb/s までのスピードで、Virtex-II Pro グレード -7 デバイスが受信している場合は 1 ライン当たり 500 Mb/s までのスピードで、4 ビット LVDS link に 128 ビット ワードのダブル データ レート (DDR) 通信を可能にします。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

VirtexTM-II シリーズの FPGA は、各種のオンチップとオフチップ デバイスへのアクセスとインターフェイスを提供します。オンチップ分散 RAM とブロック RAM 機能に加えて、VirtexTM-II FPGA は、さまざまな外部メモリ デバイスにもインターフェイスできます。高速で選択可能な I/O リソースとオンチップ デジタル クロック マネージャ (DCM) サーキットは、高速高集積 FIFO への広帯域幅インターフェイスを実現します。このアプリケーション ノートでは、 IDT TeraSyncTM FIFO とザイリンクス Virtex-II FPGA 間での一般的なインターフェイスの概要について説明します。

このアプリケーション ノートでは、低電圧差動信号 (LVDS) 17ペア （1 クロックと 16 データ チャンネル） を使用した最高 644 MHｚ で動作するシングル データ レート (SDR) のトランスミッタとレシーバのインターフェイスについて説明します。このデザインは、Virtex-II™ および Virtex-II Pro™ FPGA にインプリメントすることができます。添付のリファレンス デザイン ファイルには、Virtex-II XC2V3000-FF1152 -5 スピード グレードのデバイスをターゲットとしたインプリメンテーション例が含まれています。

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

このアプリケーション ノートでは、ザイリンクス ソフトウェア ツールとともにザイリンクス Virtex™-II Pro FPGA のエンベデッド PowerPC™ 405 (PPC405) プロセッサを使用したプロセッサ ロックステップシステムのインプリメンテーションについて説明します。 ロックステップ機能を確認するために、MontaVista Linux プレビュー キットで Linux オペレーティング システムの構築および実行方法、またザイリンクス ChipScope™ Pro ツールでロックステップ システムの信号をプローブする方法を習得します。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

このアプリケーション ノートでは、Virtex-II Pro™ ML300 Evaluation Platforms で利用可能なエンベデッド IBM PowerPC™ 405 (PPC405) プロセッサ上で Linux をブートしてオープン ソース ファームウェアやユニバーサル ブートローダー (U-Boot) を実行するために必要な手順について説明します。

このアプリケーション ノートでは、E-mail でステータスについて報告するネットワークが使用可能なエンベデッド システムのキャパシティを示すエンベデッド シンプル メール転送プロトコル (SMTP) クライアント リファレンス デザインについて説明します。PowerPC™ 405 用 Platform Studio デザイン環境の設定、10/100 イーサネット MAC コアの設定、および VxWorks® 用のボード サポート パッケージ (BSP) の作成について説明します。

放送業界用のオーディオとビデオ接続性ソリューションに関するこの資料の概要は、以前にリリースされなかった新規デザインとともに、以前に発行されたシリアル ビデオ アプリケーション ノートの最新改訂版を含んでいます。 オリジナルのアプリケーション番号のリストについては序文を参照してください。

Queue Manager Reference Design (QMRD) は、ネットワーク プロセス アプリケーションに対してジョブ待ちする各フローおよびクラス ベースのフロー コントロールを示します。QMRD は、イングレス キュー (ingress queuing) の段階で可変長フレームを固定長ファブリック プロトコル データ ユニット (PDU) に変更し、エグレス キュー (egress queuing) の段階で固定長ファブリック PDU を可変長フレームに再びアセンブルします。このデザインにはコマンドおよびトラフィック スケジューラへ接続するステータス インターフェイスがあり、完全なトラフィック キューおよびスケジューリングのソリューションです。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

このアプリケーション ノートでは、FT256 1 mm BGA パッケージでの Spartan™-3E FPGA の低コストで 4 から 6 レイヤ、大容量のプリント サーキット ボード (PCB) レイアウトについて説明します。 デザイン問題に関連した SI に詳しい設計エンジニア、マネージャ、および PCB レイアウト スタッフを対象としています。 他のデバイスとパッケージのボード レイアウトを最適化するのにも一般的なガイドラインを使用することができます。

このアプリケーション ノートでは、4 ビット、または 5 ビットの送信データ バス幅で、1/7 ビット レートの転送クロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan™-3E デバイスを対象とします。 このタイプのインターフェイスは、フラットパネル ディスプレイやオートモーティブ アプリケーションで多く使用されます。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の BSDL の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の IBIS の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の分散 RAM の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の DCM の章を参照してください。

このアプリケーション ノートでは、Spartan™-3/3L コンフィギュレーション アーキテクチャの詳細について説明します。ビットストリーム ファイルの構成、およびこのビットストリームがパートをプログラムするために、どのようにコンフィギュレーション ロジックによって解釈されるかについて説明します。

FPGA は、パワーオン時に最小限の供給電流を必要とします。このアプリケーション ノートでは、まず電流の特性について説明し、次にデータシートに記載されているパワーオン時の電流規格の影響について考察し、電流に影響のある主な要因について解説します。最後のセクションでは、オーバーカレント プロテクション回路が実装されている状態での FPGA のパワーオン方法について紹介します。

このアプリケーション ノートでは、設計者が最も小さな CPLD デバイスにデザインをフィッテングできるように解説します。

このアプリケーション ノートでは、Virtex™-4 FPGA 内の PowerPC™ コア上で動作するウェブ サーバのエンベデッド システム デザイン例を説明します。 システムはエンベデッド開発キット (EDK) を使用して設計されています。 また、ウェブ クライアントとしてシステムをセットアップする方法、および PowerPC プロセッサ上で動作するウェブ サーバに接続する方法について説明します。

ザイリンクス フリップ チップ BGA パッケージは、ザイリンクスの高性能 FPGA 製品の最新パッケージです。 従来のように、ダイが基板の面に付着されワイヤで接続されているパッケージングとは異なり、フリップ チップ BGA がハンダされたバンプ ダイは、基板を裏返し、伝導性のあるバンプでラミネート基板上の電極に直接接続されています。

このアプリケーション ノートは、HDL IP から成るリファレンス デザインとインシステム プログラミング (ISP) ソリューションを作成する際にかなりの柔軟性を設計者に提供するザイリンクス Advanced Configuration Environment (ACE) ソフトウェア ユーティリティを含んでいます。

M2.1i のリリースにより、Floorplanner で FPGA の Virtex™ ファミリがサポートされています。このアプリケーション ノートでは、ブロック RAM、グローバル クロック バッファ、DLL,およびキャリー ロジックなどのような Virtex-特有のアーキテクチャ機能が、Floorplanner 上でどのように表示されるかを示し、これらのエレメントを含むデザイン設計について説明します。

2.1i ソフトウェアでは、Trace、Timing Analyzer、FloorPlanner、Constraints Editor およびその他のインプリメンテーション ツールの機能が改善され、Virtex™ デバイスを使用した設計がより容易になりました。 このアプリケーション ノートでは、2.1i インプリメンテーション ツールを使用し、Virtex デザインに制約を適用する場合に必要な手順について説明します。Virtex デザインで、CLKDLL を使用して制約を適用する方法について説明し、結果を Timing Analyzer レポートで検証します。

このアプリケーション ノートは、CoolRunner-II CPLD を使用して、16 ビット コンパクト フラッシュ(CF+) カード インターフェイスのカード側インプリメンテーションについて説明します。このインプリメンテーションには、CIS、メモリ コントロールとステータス レジスタ、16 ビット共通メモリ、および 8 ビット I/O インターフェイスが含まれています。このデザインは、任意のメモリ、DSP またはマイクロコントローラにインターフェイスするための修正が容易です。

このアプリケーション ノートでは、ザイリンクス CoolRunner™-II CPLD での 8051 マイクロコントローラ インターフェイスの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、現在汎用されているマイクロコントローラのインターフェイス デバイスとして最適です。

このアプリケーション ノートでは、CoolRunner-II™ CPLD を使用したデジタル カメラ リファレンス デザインについて説明します。

この資料では、ダブル データ レート (DDR) で CoolRunner™-II CPLD にインターフェイスするリファレンス デザインについて説明します。 レファレンス デザインは 100MHz の動作ができます。

このアプリケーション ノートは、CoolRunnerTM-II CPLD におけるシングル エラー コレクションとダブル エラー ディテクション (SECDED) デザインについて説明します。 CoolRunner-II デバイスはザイリンクスの最新 CPLD で、低消費電力と高速性能を提供します。 また完全な VHDL デザインについても提示します。

CoolRunner™-II 64-マクロセル CPLD を使用するデモ ボードについての説明が記載されています。

このアプリケーション ノートは、 CoolRunner™-II CPLD ファミリ使用の高速デザイン作成方法について説明します。 この最新の 1.8V CPLD ファミリについてのさらに詳しい情報はザイリンクスのウェブ サイト(www.xilinx.co.jp) のファミリ別あるいは製品別のデータシートをご覧ください。 また、アプリケーション ノートもご覧ください。 特に XAPP375 （CoolRunner-II CPLD のタイミングについて説明）と XAPP376 （CoolRunner-II CPLD のマクロセルとロジック エンジンの説明）をご参照ください。

CoolRunner™-II CPLD は、高速と低電力の両方を兼ね備えた唯一の次世代 CPLD です。 このアプリケーションノートでは、 CoolRunner-II CPLD 独自の電力節約機能を使用して電力消費を最小限にするデザイン手法について説明します。

CoolRunner™-II は、複雑なプログラミング ロジック デバイスの水準を向上させるザイリンクス CPLD ファミリです。 CoolRunner-II は、パッケージの積極的な範囲において高い競争価格で業界で最も低電力な優れた性能を提供します。 このアプリケーション ノートは、CMOS 構成内で CoolRunner-II CPLD がどうロジックを作成するかを説明します。 デザイン ソフトウェアは非常に少ないユーザーの指示で高速で低電力のデザインを自動的に完成するため、おそらく、これらの詳細を知る必要はないでしょう。 CoolRunner-II がどのようにプロセスするか、内部の詳細を理解したい場合、このアプリケーション ノートは役立ちます。 一般的な CoolRunner-II 情報については、CoolRunner-II ファミリ データシートと個々のデバイス データシートを参照してください。

CPLD design has advanced significantly beyond that of fast PAL design. Today's CPLDs must operate in systems that include microprocessors, memories, I/O devices, buses, multiple power supplies and multiple frequency clocks. The actual logic design is frequently minor with respect to the electrical issues that must be dealt with during debug.

このアプリケーション ノートでは、CoolRunner™ CPLD を使用したワイヤレス トランシーバのデザインについて説明します。ワイヤレス トランシーバは、CoolRunner デモ ボードでインプリメントされます。また、低消費電力の CoolRunner CPLD に最適のアプリケーションです。

ここでは、ザイリンクス CoolRunnerTM XPLA3 256 マクロセル CPLD におけるシステム管理バス (SMBus) コントローラの VHDL インプリメンテーションについて説明します。CoolRunner CPLD は現在市場にある CPLD で消費電力が最も低く、SMBus コントローラに最適のターゲット デバイスです。

このアプリケーション ノートでは、WebPACK™ Project Navigator の CoolRunner™ XPLA3 CPLD デザイン用ユーザー制約ファイル （UCF） の機能と特徴についての概要を示します。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD CPLD での 8051 マイクロコントローラ インターフェイスの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、現在汎用されているマイクロコントローラのインターフェイス デバイスとして最適です。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD でのシリアル ペリフェラル インターフェイス (SPI) マスタの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、SPI マスタのターゲットに最適です。

このアプリケーション ノートでは、CPLD デザインでの電力消費量の節減に利用できる独特なインプリメンテーション技術について詳述します。

このアプリケーション ノートでは、CoolRunner™ XPLA3 CPLD を使った IrDA および UART システムのインプリメンテーションについて解説します。 ハーフ デュプレックス IrDA および フル デュプレックス UART インターフェイスのデザインを作成するために必要な基本構築ブロックについて説明します。

このアプリケーション ノードでは、ザイリンクス CoolRunner™ XPLA3 CPLD の I/O セルに関する機能と特性について説明します。

このアプリケーション ノートでは UART 用の VHDL と Verilog ソース コードのファンクショナル記述を説明します。コードは XC95144 と XCR3128XL CPLD を対象としています。また、このノートでは UART の機能性についても説明します。

This application note provides a functional description of VHDL and Verilog source code for a Manchester Encoder Decoder and discusses the reasons to use Manchester code. The code can be compiled into either the Xilinx XC9572 or XCR3064XL CPLD.

この資料は、ザイリンクス CoolRunner™ CPLD のファイバ チャネル バイト指向のトランスミッション エンコーダとデコーダの VHDL インプリメンテーションの詳細について説明します。 CoolRunner CPLD は、信頼性のある point-to-point トランシーバが必要なネットワーク デザインで利用することができるもっとも低電力な CPLD です。 CoolRunner CPLD は、高性能と低消費電力を同時に提供する特許を得た Fast Zero Power (FZP) 設計技術を利用します。 これらのデバイスは、5.0 ns の pin-to-pin 遅延、100 µA 未満の待機電流 (fMAX で他の競合 CPLD の消費電力の約 1/3) を実現します。

この資料は、ザイリンクス CoolRunner™ XPLA CPLD のマクロセル コンフィギュレーションについて説明します。

このアプリケーション ノートは、CoolRunner™ XPLA3 CPLD の消費電力を素早く、簡単に見積もる方法について説明します。XPower の代わりとして、このアプリケーション ノートに記述されている方程式と係数を使用して、消費電力は素早く、簡単に計算することができます。

このアプリケーションノートでは、ATM、IP、MPLS、イーサネットや同様なデータ通信アプリケーションのためのスイッチング ファブリックと、ネットワークプロフェッサのトラフィック マネージャとの間の CSIX-L1 共通スイッチ インターフェイスを Virtex®-II デバイスでインプリメントする方法について説明します。このデザインは、パイプライン インプリメンテーションを使用して低いクロック周期を実現し (約 166 MHz)、32 ビット インターフェイス CSIX スキームを使用します。

データ転送システムでは、伝送チャネルそのものがデータ エラーのもとであるため、伝送データおよび受信データの検証が必要です。パリティ生成と検証は、シングル ビットのエラーでも検出する機能を提供する方法です。このアプリケーション ノートでは、ブロック RAM など Virtex®-II アーキテクチャの特長を使用し、デザインでパリティの生成と検証を行う方法を解説しています。

このアプリケーション ノートでは、Virtex®-II アーキテクチャを強化させる DDR FCRAM (Double Data Rate Fast Cycle RAM) コントローラのインプリメンテーションについて説明します。

Quad Data Rate (QDR™) Synchronous Static RAM (SRAM) は、ネットワーキングやテレコミュニケーション アプリケーションに利用できる最も広帯域幅のソリューションの 1 つです。 この低価格で高性能なソリューションは、メモリ バッファリング、トラフィック管理、ルックアップ テーブル、またはリンク リストを必要とするアプリケーションに最適です。このアプリケーション ノートは、ソース同期ソリューションを使用した Virtex®-II デバイス用 QDR SRAM コントローラのインプリメンテーションについて説明します。

Content Addressable Memory (CAM) は、データ検索速度を向上させます。CAM をベースにした各種アプリケーションでは、データの編成およびリード/ライト パフォーマンスの必要条件は様々です。このアプリケーション ノートで解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインは、Virtex-II Pro デバイスを含む Virtex-II シリーズの真のデュアルポート ブロック SelectRAM 機能を使用して作成されています。

このアプリケーション ノートでは、ソースの同期およびシステムの同期アプリケーションのタイミング解析に必要なタイミング パラメータについて説明します。これらのパラメータは、Virtex™-II および Virtex-II Pro™ の『データ シート』 のモジュール 3 に示されています。DCM パラメータ （TPSDCM および TPHDCM) 使用し、DCM クロック位相精度パラメータ、システム同期のピンからピンへのセットアップ/ホールド タイム、およびすべてのソースの同期パラメータについて説明します。また、メモリ インターフェイスおよび XGMII インターフェイスの解析例を示します。

Virtex®-II FPGA シリーズは、専用のオンチップ 18Kb デュアルポート同期 RAM ブロックを FIFO アプリケーション用に提供しています。このアプリケーション ノートでは、 Verilog または VHDL コード内で深度と幅が可変の 511 x 36 FIFO 共通クロック (同期) バージョンと 独立クロック(非同期) バージョンを作成する方法を説明しています。

このアプリケーション ノートおよびリファレンス デザインでは、Virtex™-II デバイスにおけるクロック & データ リカバリのインプリメント方法について概説します。 特定 FPGA にインプリメンテーションを制約してはいませんが、このリファレンス デザインは Virtex-II アーキテクチャに的を絞ったものです。 若干の修正を加えると、クロックおよびデータ リカバリ (CDR) は、Virtex-E および Spartan™-IIE デバイスでも可能です。 8B/10B で符号化されたデータによる 270 Mb/s での CDR のインプリメンテーションがここで解説されています。

このアプリケーション ノートは Virtex™-E 低電圧差分信号(BLVDS)テクノロジを高性能マルチポイント アプリケーションでどのように使用するかを説明します。BLVDS は、標準 LVDS を双方向バックプレーンをサポートするマルチポイント コンフィギュレーションに拡張します。Spice シミュレーション結果によるとこのアプリケーション ノートで説明されているマルチポイント コンフィギュレーションは最高 200 MHz までで起動可能です。

高帯域幅のアプリケーションでは高速スイッチの必要性が高まっています。スイッチ設計者は FPGA の柔軟性と適応性によって、常に変化しつつあるネットワーキング規格に対処できます。Virtex®-E 拡張メモリ (Virtex-EM) などのような拡張メモリ機能のある FPGA デバイスは、スケーラブルで迅速なスイッチに最適です。このアプリケーション ノートでは、高速バッファ クロスバー スイッチについて説明します。

この資料では、XAPP233 で解説している Virtex™-E デバイスの LVDS 機能とともに使用するオーバーヘッドの低いデータ同期とフレーミング方法について説明します。

このアプリケーション ノートでは、Virtex-E FPGA による高性能マルチドロップ アプリケーションのための差動 LVPECL (低電圧ポジティブ エミッタ結合ロジック) 信号の使用方法について説明します。 マルチドロップ LVPECL によって、単一の LVPECL ドライバは、単一の伝送線上の複数の LVPECL レシーバに直接接続することが可能になります。 SPICE シミュレーションでは、DC からのマルチドロップ オペレーションを最大 311 メガビット/秒、負荷 10 で検証しています。 このアプリケーション ノートには、DC 仕様とマイクロストリップおよびレイアウトの基準についての付録が含まれています。 Virtex-E FPGA 上の LVPECL レシーバは、LVPECL-TTL 変換を削除し、ボード エリアとスキューを削減します。

このパッケージ互換性ガイドは、ピン配置と、Virtex® ファミリと Virtex-E、Virtex-E 拡張メモリ (Virtex-EM) デバイス間のパッケージ互換性について設定されたガイドラインを解説します。Virtex-E ファミリについての最新情報については、ザイリンクス ウェブ サイト http://japan.xilinx.com をご覧ください。

このアプリケーション ノートは、業界標準の LVDS デバイスへの 高性能 LVDS インターフェイス用に 最新の VirtexTM-E LVDS (low-voltage differential signaling) ドライバとレシーバを使用する方法について説明します。Virtex-E LVDS ドライバは、シングルエンドのテクニックよりも高いノイズ耐性を提供し、より高速な伝送速度、小信号振幅、低消費電力、少電磁干渉を実現します。ディファレンシャル データは、安価なコネクタおよびケーブルを使用して伝送可能です。Virtex-E LVDS は、他の LVDS ドライバと異なり、反射された信号を吸収するため、より優れた信号の保全性をお届けします。

このアプリケーション ノートでは、 Virtex™ -E FPGA を使用した高性能マルチドロップ アプリケーションでの LVDS 信号の使用について説明します。 マルチドロップ LVDS によって、1 つの Virtex-E LVDS ドライバで多数のレシーバを起動することが可能です。シミュレーション結果は、ここに記載されているリファレンス デザインが DC から最大 311 Mbits/秒で操作することを示しています。このアプリケーション ノートでは、DC スペック、マイクロストリップ、およびレイアウトのガイドラインについて解説します。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、シングル イベント アプセットの修正を目的とした Virtex™ シリーズ FPGA のリコンフィギュレーションについて説明します。読者は、Virtex SelectMAP インターフェイスの他、コンフィギュレーションおよびリードバック オペレーションの基本を把握されていることが必要です。ザイリンクス アプリケーション ノート XAPP138 の詳細を再度ご覧ください。

このアプリケーション ノートに記載の Constant (k) Coded Programmable State Machine (KCPSM) は、Virtex™ および Spartan™-II デバイス用に組み込まれた 8 ビット マイクロコントローラ マクロです。このマクロは、非常に小規模で使用する CLB がわずか 35 CLB であり、最小規模の Spartan™ XC2S15 デバイスでは半分以下、さらに XCV2000 デバイスでの CLB の使用率は 0.37% 以下となっています。

巡回冗長チェック (CRC) は誤りを検出するコードで、データ通信システムやその他のシリアル データ伝送システムで広く使われています。CRC はモジュロ演算を使う多項式処理に基づいており、標準としては、CRC-8、CRC-12、CRC-16、 CRC-32、CRC-CCIT などが一般的に使われています。このアプリケーション ノートでは、Virtex® デバイスにおける IEEE 802.3 CRC のインプリメンテーションについて説明します。 このアプリケーション ノート記載のリファレンス デザイ ンは CRC-8、CRC-12、CRC-16、CRC-32 の Verilog ポイント ソリューションを提供します。また、このコード生成に使用する Perl スクリプト (crcgen.pl) も含まれています。このスクリプトは、任意の幅 (8、12、16、32)、多項式、データ入力幅の CRC 回路に対し Verilog ソースを生成します。

Virtex™ FPGAでは、4096 ビットのデュアル ポート同期 RAM (ブロック SelectRAM™+ メモリ) の専用オンチップ ブロックを提供します。Block SelectRAM 機能は、FIFO アプリケーションでの使用に最適です。このアプリケーション ノートでは、各種幅の読取り/書込みデータ ポート間のデータ幅変換用 FIFO の共通クロック (同期）および独立クロック (非同期) バージョン作成方法を説明します。

シフト レジスタや SelectRAM™ メモリおよび高速キャリー ロジック チェーンなどの基本的な LUT の再プログラム機能を活用することにより、柔軟性の高い CAM (Content Addressable Memory) を Virtex デバイスに含むことができます。CAM は、 Spartan™ および XC4000X™ デバイスでも実行可能ですが、このアプリケーション ノートでは、Virtex デバイスを使用した場合のみについてを説明します。

This application note describes the design and implementation of a simple, low-cost interface to the Dallas Semiconductor’s 1-Wire devices in Virtex® and Spartan®-II families to acquire the 64-bit ROM number. The number is available in either eight sequential byte transfers through an 8-bit data port, or a 48-bit latched parallel output. A typical application is to use the 48-bit serial number in the ROM number as the physical address of a network interface. This reference design is synthesizable and utilizes only 52 registers, 65 look-up tables (LUTs), and 55 slices of FPGA resource.

Spartan™-II および Spartan-IIE FPGA ファミリでは、プログラマブル インターフェイス スタンダードの SelectIO™ の入出力を使用し高性能デザインの単純化が実現できます。このアプリケーションノートでは、SelectIO 機能の柔軟性およびデザインに関する注意事項を最大限に活用しシステムレベルのデザインを改善し単純化する方法について説明します。

このアプリケーション ノートでは、Slave Parallel コンフィギュレーション モードを使用したパラレル EPROM から Spartan-II デバイスを設定する CPLD ベースの単純なインターフェイスの設計について説明します。

Engineering Change Order (ECO) などの変更がデザインに追加された場合、ガイドされた配置配線 (PAR) を使用することによりランタイムを短縮できます。変更されたブロックのみを最適化しデザインに細かい変更を行うことにより、ガイドされた PAR を最高の状態で実行することができ、タイミングを保持しつつ PAR のランタイムを削減できます。変更が必要なブロックのみを変更し、その他のブロックで前の結果を維持する場合は、トップダウンでの階層保持またはボトムアップでの階層保持方法を使用します。

このアプリケーション ノートでは、マルチ電圧システムでの、XC9500XL™ デバイスの使用について説明します。

このアプリケーション ノートでは、5V/3.3V 混合システム、3.3V システム、および 3.3/2.5V 混合システムにおける最適な XC9500XL CPLD コンフィギュレーション方法について説明します。

前世代のザイリンクス FPGA は、パラレル (バイト幅) PROM から直接 FPGA 自体のコンフィギュレーションを行うマスター パラレル コンフィギュレーション モードをサポートしていました。 しかし、ザイリンクス FPGA の Virtex™ ファミリでは、このマスター パラレル モードを使用しません。このアプリケーション ノートでは、SelectMAP コンフィギュレーションモードを使用し、パラレル EPROM から Virtex デバイスのコンフィギュレーションを行うための簡単なインターフェイス デザインについて解説します。

Virtex® シリーズ FPGA は、多様なオンチップとオフチップ RAM リソースへのアクセスを提供します。Virtex デザインは、オンチップ SelectRAM™ とブロック SelectRAM™+ メモリに加えて、外部の高速な SRAM や DRAM とのインターフェイスも可能です。高速な SelectIO™ レベルとオンチップ CLKDLL (Clock Delay-Locked Loop) を組み合わせると、RAM が最高速度で動作するインターフェイスが可能になります。また、ZBT (Zero Bus Turnaround) SRAM に対する Virtex のインターフェイスでは、クロック サイクルを無駄にせずにインターリーブされた読み込みと書き込みが実現されます。

Virtex™ FPGA ファミリは、最高 8 個の完全デジタルDLL ( ディレイ ロック ループ) 回路を提供します。この回路ではオンチップ専用で、ゼロ伝搬遅延、デバイスで分配される出力信号間のロースキュー、および高度なクロック領域制御が可能となります。 これらの専用 DLL を使用すると、システム レベルのデザインを改善してシンプルにするいくつかの回路をインプリメントできます。

Virtex® FPGA シリーズには、4096 個のメモリ セルを持つデュアル ポート同期 RAM の専用ブロックがオンチップにあり、これは、FIFO アプリケーションでの使用に理想的です。このアプリケーション ノートでは、Verilog コードまたは VHDL コード内で深さと幅が調整可能な 512 x 8 FIFO の共通クロック (同期) バージョンおよび独立クロック (非同期) バージョンの作成方法について説明します。デザインの手動配置バージョンは、-6 スピード グレードのデバイスで 170MHz で動作します。

このアプリケーション ノートでは、Spartan™-XL デバイス ファミリで高速コンフィギュレーションを実行する方法について説明します。高速モード (Express Mode) は 8 ビット幅バスを使用し、ザイリンクス FPGA の高速コンフィギュレーションを実現します。高速コンフィギュレーションおよび回路をインプリメントする方法について、詳細に解説します。

Spartan™ FPGA デバイスは、ASIC テクノロジを使用したデジタル デザインを直接にインプリメントすることが可能です。このアプリケーション ノートで説明する手順に従うと、既存の ASIC IP を Spartan デバイスで使用できます。説明には、各手順の詳細が含まれます。また、RTL-レベル HDL ファイル形式の ASIC デザインを Spartan デバイスで使用する場合に、Spartan の機能を十分に活用し、効率的で高性能な設計を行うためのガイドラインが示されています。

このアプリケーション ノートでは、XC9500XL™ CPLD を使用した場合の最適な設計について説明します。ここでは、ピン移行、タイミング、混合電圧のインターフェイス、電力管理、PCB レイアウト、高速処理、および JTAG の最適実行方法に関する詳細を実践的に解説します。

このアプリケーション ノートでは、CPLD に応用した VHDL の基本を紹介します。この高性能言語の機能を使用し、最高のパフォーマンスを引き出すことのできる CPLD に変換しやすいデザインの実践について解説します。

このアプリケーション ノートでは、ザイリンクス FPGA の電源投入方法と、電源グリッチに対する反応、主電力の損失時にコンフィギュレーションを維持するための処置、不正なリバース エンジニアリングからデザインを保護する対策などの課題を扱います。

ザイリンクス FPGA は、一般的なデイジーチェーン構造でコンフィギュレーションが可能です。これは、リード デバイスが CCLK パルスを生成し、シリアル コンフィギュレーション情報を次の下位デバイスに伝播し、そのデバイスがデータを次の下位デバイスに伝播していくという仕組みです。デイジー チェーンのデバイス数に制限はなく、XC3000™、XC4000™、Spartan™ および XC5200™-シリーズ デバイスを自由に組み合わせることができます。適用すべき唯一の制約として、リード デバイスは、チェーンで使用される最上位のデバイス ファミリである必要があります。

このガイド ラインでは、すべての XC3000™、XC4000™、XC5200™ および Spartan™ FPGA デバイスとその関連デバイスのコンフィギュレーション過程について説明します。必ずしも、ここに記載される詳細をすべて理解する必要はありませんが、問題が生じた場合のデバッグのヒントとして参照してください。

このアプリケーション ノートでは、XC9500 バウンダリ スキャン インターフェイスについて説明し、プログラミングおよび XC9500 CPLD のテスト用ソフトウェアのデモを行います。付録には、JTAG プログラマの操作のまとめ、およびインシステム プログラミングについて XC9500 CPLD でサポートされるその他の操作の概要が記載されています。

このアプリケーション ノートでは、FPGA デバイス容量を表す最大ロジック ゲート、最大メモリ ビット、標準ゲート レンジの 3 つのメトリクスについて説明します。また、これらの値を決定するための方法についても解説します。

8 ビット以上のシフト レジスタは、XC4000™ または Spartan™ シリーズの SelectRAM メモリに効果的にインプリメントできます。 RAM のアドレスに、リニア フィードバック シフト レジスタ (LFSR) カウンタを使用することにより、デザインがさらに簡略化されます。このアプリケーション ノートでは、4 ビット/5 ビットのユニバーサル LFSR カウンタ、高効率 RAM ベース 32 ビット/100 ビット シフト レジスタ、およびテストや記号化に有用であり、反復レートが 1000 年から兆年単位の仮想ランダム シーケンス ジェネレータについて説明します。また、168 ビットまでの最長 LFSR カウンタに適切なタップも示されています。

このアプリケーション ノートでは、XC4000/Spartan™ リードバック機能とその使用法について説明します。 リードバック機能の初期化、コンフィギュレーション ビットストリームとリードバック ビットストリームのフォーマット、タイミングに関する留意点、FPGA デバイスのリードバックのためのソフトウェア サポートおよびサイクル冗長性チェック (CRC) について解説します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

ML403 の OPB IIC リファレンス デザイン

このアプリケーション ノートでは、リファレンス システムを基にした PowerPC™ 405 プロセッサの SMSC LAN91C111 コントローラ チップをサポートするオンチップ ペリフェラル バス (OPB) 外部ペリフェラル コントローラ (EPC) の使用方法を示します。

このリファレンス システムは、ループバック モードでの OPB CAN コアの動作をテストします。

このアプリケーション ノートでは、エンベデッド ハードウェア システムの外部、および内部インタラプトを適切にセットアップする方法を説明します。 1 つ以上のインタラプトを管理するインタラプト コントローラの使用も含まれます。

このアプリケーション ノートでは、ML300 上で VxWorks のインストールからブートまで、EDK および Tornado 2.2.1/VxWorks 5.5.1 で始めるために必要な手順を説明します。

このアプリケーション ノートでは、 プロセッサ IP の BFM シミュレーションの実行方法について説明します。

このアプリケーション ノートでは、高級言語でスティミュラスを書く方法について示します。

イーサネット コア ハードウェア デモンストレーション Platform アプリケーション ノートでは、ザイリンクス FPGA ハードウェアのイーサネット コアの機能性について説明します。デモンストレーション Platform を制御するのに使用されるグラフィカル ユーザー インターフェース (GUI) の説明のほかに開発ボードの必要条件、セットアップおよび MAC コア特有のデザイン コンポーネントを提供します。platform は、これらのコアのシステムへの統合、イーサネット コアのマイクロプロセッサへのインターフェイス、必要なクロック リソースの生成、パケット FIFO とフロー制御を使用するイーサネット データフローの扱い、物理的なインターフェイスへの接続などについて示します。

相対配置されたマクロ (RPM) は、定義済みのモジュール、または予測されるタイミングおよび性能を満たすように配置が必要な特定のエレメントをもつデザインに使用されます。Floorplanner は、MacroBuilder 機能により RPM を作成、確認することが可能な GUI ベースのツールです。 このアプリケーション ノートでは、Floorplanner によって作成された RPM を使用してデザインを作成、インスタンシエート、インプリメントする方法について説明します。

ザイリンクス Alliance ソフトウェア バージョン 3.3.06i (3.1i サービス パック 6) またはそれ以降のバージョンには、Synplify™/Synplify Pro と LeonardoSpectrum™ へのロジカルおよびタイミング クロス プローブ機能があります。ロジカル クロス プローブ機能によって、Error Viewer に表示されるエラーまたは警告メッセージ内のインスタンスやネットを選択し、合成ツールの回路図へのクロース プローブが可能になりました。これは、DRC エラー/警告が発生したデザインのデバッグに有効です。また、タイミング クロス プローブ機能によって、Timing Analyzer のタイミング レポートからパス、ネットまたはインスタンスを選択し、合成ツールの回路図へのクロス プローブが可能になりました。

このアプリケーション ノートでは、ザイリンクス Platform Studio (XPS) ツールおよび Mentor Graphics EDGE ツールを使用した MicroBlaze™ プロセッサ上の Nucleus RTOS について紹介します。

ECS のようなインクリメンタルな変更がデザインで行なわれた場合、ガイドされた配置配線 (PAR) により、ランタイムを短縮できます。変更が必要なブロックのみを修正することにより、ガイドされた配置配線を最適に実行することができ、タイミングを維持し、ランタイムを短縮することができます。変更が必要なブロックのみを修正するため、トップダウン階層を保持または、ボトムアップ手法を使用します。

このアプリケーション ノートでは、標準のシリアル ベクタ フォーマット (SVF) スティミュラス ファイルを用いた XC9500 のイン システム プログラミングについて解説します。

すべてのザイリンクス FPGA デバイスは、シリアル インターフェイスでコンフィギュレーションを行うことができます。このアプリケーション ノートでは、ザイリンクス XC9500™ CPLD および任意のパラレル PROM を使用し、シリアル コンフィギュレーション モードでザイリンクス FPGA をコンフィギュレーションできる簡潔で低コストなデザインについて説明します。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

このアプリケーション ノートでは、ML410 エンベデッド開発プラットフォーム上の PowerPC™ 405 を使用して PLBv46 PCI コアのリファレンス システムを構築する方法を説明します。

このアプリケーション ノートでは、シングル イベント アップセットの異なる特徴と各環境での適切な緩和案の推奨について説明します。

このアプリケーション ノートでは、コンフィギュレーション メモリ アレイにシングル イベント アップセット (SEU) を検出して訂正する目的のためのザイリンクス FPGA のセルフホスティング コンフィギュレーション マネージメント ハードウェア セットアップについて説明します。

このアプリケーション ノートでは、デザインによる大きな変動の信号を受け取るためのソリューションについて説明します。あるソリューション (および、激しいポジティブ、またはネガティブ オーバーショットの一般的な場合) では、ユーザー I/O ピンはシングルエンド I/O 標準によって構成されますが、差動ピン ペアのユーザー I/O ピン間の寄生リーク電流が発生するかもしれません。このアプリケーション ノートでは、寄生リーク電流の作用について検討します。