CoolRunner-II

このアプリケーション ノートでは、異なった MPEG ビデオ ソース間で素早く確実に選択することができる簡単な論理的なスイッチとしてザイリンクス CoolRunner™-II CPLD をどのように使用できるかを示します。

このアプリケーション ノートでは Intel プロセッサとハードディスク ドライブを接続する方法について説明します。

このアプリケーション ノートでは、CoolRunner™-II を使用してカウンタとタイマ アプリケーションの周波数分解能を倍にするための方法を示します。

このアプリケーション ノートでは、複数の SD カードでインターフェイスするための CoolRunner™-II の使用方法について説明します。

標準チップセットでの CoolRunner™-II CPLD の使用。

ドット マトリックス LCD モジュールを制御するために CoolRunner™-II を使用します。デザイン ファイルを含みます。

このアプリケーション ノートでは、ザイリンクス CPLD を使用して LED を駆動する方法について説明します。

このアプリケーション ノートでは、安く小さなシリアル ペリフェラル インターフェイス (SPI) フラッシュ メモリを使用した Spartan™-IIE および Spartan-3 FPGA などのザイリンクス FPGA を設定する方法について説明します。

このアプリケーション ノートでは、CoolRunner™-II XC2C32A デバイスに収まるポート エキスパンダのデザインを示します。ポート エキスパンダは SMBus と I2C に互換性があります。

このアプリケーション ノートでは、レベル変換としてどのように CoolRunner™-II CPLD を使用するかを示します。

チェックリスト アプリケーション ノートは、最良のプラクティス CPLD デザイン方法を示します。

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

このアプリケーション ノートでは、キーパッド スキャナ用の Verilog ソース コードの機能的な記述を説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

このアプリケーション ノートでは、設計者が最も小さな CPLD デバイスにデザインをフィッテングできるように解説します。

電源投入時の CPLD の動作について説明します。

このアプリケーション ノートでは、最適な信頼性と品質のための PCB パッド パターン デザインと QFN パッケージの組み立てについてのガイドラインを説明します。 これはガイドラインですので、ユーザーがプロセスを最適化するためには実際に研究することをお勧めします。

CoolRunner™-II デバイスの簡単な温度コントローラのインプリメンテーション。

Virtex™-II および Spartan™-3 を含む複数のデバイス用のパワー マネージメント デバイスとしてどのように CoolRunner™-II を使用することができるかを説明します。

このアプリケーション ノートでは、CoolRunnerTM-II デバイスで 5 v 信号をインターフェイスする方法を紹介します。 電圧信号レベルがロジック デバイスの最大入力要件を超える場合に、これらのテクニックを使用できます。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

このアプリケーション ノートは、HDL IP から成るリファレンス デザインとインシステム プログラミング (ISP) ソリューションを作成する際にかなりの柔軟性を設計者に提供するザイリンクス Advanced Configuration Environment (ACE) ソフトウェア ユーティリティを含んでいます。

CoolRunner™-II CPLD デバイスが持つ柔軟性によって、任意の I/O ピンを電圧リファレンス (VREF) ピンとして動作するように設定できます。このアプリケーション ノートでは、VREF ピンの数および配置に関する規則とその手法を解説します。

このアプリケーション ノートは、CoolRunner-II CPLD を使用して、16 ビット コンパクト フラッシュ(CF+) カード インターフェイスのカード側インプリメンテーションについて説明します。このインプリメンテーションには、CIS、メモリ コントロールとステータス レジスタ、16 ビット共通メモリ、および 8 ビット I/O インターフェイスが含まれています。このデザインは、任意のメモリ、DSP またはマイクロコントローラにインターフェイスするための修正が容易です。

このアプリケーション ノートでは、CoolRunner™-II CPLD における DataGATE 機能のさまざまな使用方法についての概要を示します。

このアプリケーション ノートでは、低電力モバイル SDRAM メモリ デバイスで CoolRunner™-II CPLD をインターフェイスする VHDL デザインについて説明します。モバイル SDRAM は、無線、携帯端末、およびモバイル コンピューティング アプリケーションにおいて理想的なメモリ ソリューションであり、ザイリンクス CoolRunner-II 低電力 CPLD ファミリとの組み合わせは最適です。

このアプリケーション ノートでは、ザイリンクス CoolRunner™-II CPLD での 8051 マイクロコントローラ インターフェイスの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、現在汎用されているマイクロコントローラのインターフェイス デバイスとして最適です。

この資料は、ザイリンクス CoolRunner™-II CPLD のファイバ チャネル バイト指向のトランスミッション エンコーダとデコーダの VHDL インプリメンテーションの詳細について説明します。 CoolRunner CPLD は、信頼性のある point-to-point トランシーバが必要なネットワーク デザインで利用することができるもっとも低電力な CPLD です。 CoolRunner CPLD は、高性能と低消費電力を同時に提供する特許を得た Fast Zero Power™ (FZP) 設計技術を利用します。 これらのデバイスは、5.0 ns の pin-to-pin 遅延、100 µA 未満の待機電流 (fMAX で他の競合 CPLD の消費電力の約 1/3) を実現します。

このアプリケーション ノートでは、CoolRunner-II™ CPLD を使用したデジタル カメラ リファレンス デザインについて説明します。

ボードに適用される電圧が CoolRunner™-II CPLD 規格指定の 1.8V VCCINT レベルより高く（あるいは低く）なることがあります。 このような場合は、電源用の IC を使用して DC 間の電圧変換を行います。 レギュレータとして知られているこのデバイスは、 さまざまな入力電圧や出力電流の変動に関係なく、安定した出力電圧を供給できます。 このアプリケーション ノートでは、 さまざまなタイプのレギュレータを説明し、現在入手可能な商業用レギュレータを中心にいくつかの典型的な回路を紹介します。

このアプリケーション ノートでは、CoolRunner™-II CPLD の“オンザフライ” (OTF) Reconfiguration という機能について説明します。 OTF によって、CPLD は 1 つのデザイン パターンを処理すると同時に、2 つ目のデザイン パターンを獲得することができます。 2 つ目のパターンは、処理への妨げが最小になるようにしながら、デバイスにコンフィギュレーションされます。 その他の機能、アプリケーションおよび制限についても、今後のセクションで説明します。

このアプリケーション ノートは、CoolRunner™-II CPLD を使用しての 8 ビット マイクロコントローラ デザインのインプリメンテーションを説明します。 PicoBlaze™ マイクロコントローラ インストラクションは、特定のアプリケーションのマイクロコントローラ作成用にカスタマイズすることができます。 最新のザイリンクスの CPLD ファミリの CoolRunner-II デバイスは、低消費電力と高速性能の両方を提供します。 PicoBlaze マイクロコントローラ デザイン用の完全な VDHL コードとそのアセンブラ用の C コードも掲載されています。

このアプリケーション ノートは、ザイリンクス CoolRunner™-II CPLD 内のシリアル ペリフェラル インターフェイス (SPI) マスタの VHDL インプリメンテーションを説明します。 CoolRunner-II CPLD は実用されている CPLD のうち電力消費が最も低く、 SPI マスタには最適なターゲット デバイスです。 本書で説明されている VHDL コードは VHDL コード ダウンロード セクションで、19 ページの説明をご参考に入手してください。 このデザインはXC2C256 CoolRunner-II および XCR3256XL CoolRunner™ XPLA3 CPLD に使用できます。 CoolRunner-II CPLD バージョンは XAPP348 CoolRunner™ シリアル ペリフェラル インターフェイス マスタをご参照ください。

このアプリケーション ノートでは、ザイリンクス CoolRunner-II 256 マクロセル CPLD I2C コントローラ のVHDL インプリメンテーションの詳細について説明します。 CoolRunner-II CPLD は実用されている CPLD のうち電力消費が最も低く、I2C コントローラに最適なターゲット デバイスです。本書で説明されている VHDL コードは VHDL コード ダウンロード セクションで、19 ページの説明をご参考に入手してください。このデザインは XPLA3 および CoolRunner-II CPLD に使用できます。CoolRunner XPLA3 CPLD バージョンは、 XAPP333 CoolRunner XPLA3 I2C バス コントローラ インプリメンテーションをご参照ください。

この資料では、ダブル データ レート (DDR) で CoolRunner™-II CPLD にインターフェイスするリファレンス デザインについて説明します。 レファレンス デザインは 100MHz の動作ができます。

このアプリケーション ノートは、CoolRunnerTM-II CPLD におけるシングル エラー コレクションとダブル エラー ディテクション (SECDED) デザインについて説明します。 CoolRunner-II デバイスはザイリンクスの最新 CPLD で、低消費電力と高速性能を提供します。 また完全な VHDL デザインについても提示します。

この資料は、CoolRunner™-II CPLD ファミリの I/O 構成の包括的な説明になるように作成されています。 I/O ピンには、どんな IC 機能の最もドラマティックな外部から観測されたビヘイビアがあります。 このアプリケーション ノートでは、I/O の駆動力と性能の限界についての詳細に加えて I/O ができる事とできない事について示します。

CoolRunner™-II 64-マクロセル CPLD を使用するデモ ボードについての説明が記載されています。

このアプリケーション ノートでは、N x N デジタル クロスポイント スイッチ用の VHDL ソース コードのファンクショナル記述について説明します。 このコードは 128 マクロセル CoolRunner™-II CPLD デバイス用に 8 インプット 8 アウトプットとデザインされていますが、高集積デバイス用にも容易に対応できます。

このアプリケーション ノートは、 CoolRunner™-II CPLD ファミリ使用の高速デザイン作成方法について説明します。 この最新の 1.8V CPLD ファミリについてのさらに詳しい情報はザイリンクスのウェブ サイト(www.xilinx.co.jp) のファミリ別あるいは製品別のデータシートをご覧ください。 また、アプリケーション ノートもご覧ください。 特に XAPP375 （CoolRunner-II CPLD のタイミングについて説明）と XAPP376 （CoolRunner-II CPLD のマクロセルとロジック エンジンの説明）をご参照ください。

このアプリケーション ノートでは CoolRunner™-II の高度な機能をいかにザイリンクスのソフトウェアで実行するかを説明します。これらの機能は DualEDGE トリガ レジスタ、クロック分周期、 CoolCLOCK、 DataGATE,、Schmitt トリガ入力、I/O ターミネーション タイプなどを含みます。

CoolRunner™-II CPLD は、高速と低電力の両方を兼ね備えた唯一の次世代 CPLD です。 このアプリケーションノートでは、 CoolRunner-II CPLD 独自の電力節約機能を使用して電力消費を最小限にするデザイン手法について説明します。

CoolRunner™-II は、複雑なプログラミング ロジック デバイスの水準を向上させるザイリンクス CPLD ファミリです。 CoolRunner-II は、パッケージの積極的な範囲において高い競争価格で業界で最も低電力な優れた性能を提供します。 このアプリケーション ノートは、CMOS 構成内で CoolRunner-II CPLD がどうロジックを作成するかを説明します。 デザイン ソフトウェアは非常に少ないユーザーの指示で高速で低電力のデザインを自動的に完成するため、おそらく、これらの詳細を知る必要はないでしょう。 CoolRunner-II がどのようにプロセスするか、内部の詳細を理解したい場合、このアプリケーション ノートは役立ちます。 一般的な CoolRunner-II 情報については、CoolRunner-II ファミリ データシートと個々のデバイス データシートを参照してください。

このアプリケーション ノートでは、CoolRunner™-II タイミング モデルについて説明します。 CoolRunner-II タイミング モデルを理解することは、適切なタイミング条件を満たす CPLD デザインを作成するために不可欠です。

このアプリケーション ノートは、CoolRunner™-II デバイス、および PicoBlaze™ プロセッサの CPLD バージョンを使用して、暗号プロセッサを作成するための基礎的な概要について説明します。

このアプリケーション ノートは、CoolRunner™-II CPLD でスマート カード リーダ デザインのインプリメンテーションについて説明します。ソフトウェア ベースのスマート カード リーダ コンピュータ システムのほとんどと異なり、この CoolRunnerII CPLD インプリメンテーションはハードウェア ソリューションです。このデザインにソフトウェア開発は必要ありません。このアプリケーション ノートは、スマート カード リーダのロー レベル プロトコルおよびそのハードウェア インプリメンテーションについて説明します。

このアプリケーション ノートでは、生成、検証プロセスの過程において、ガロア体用乗算器を使用した場合のビット長の増加や複雑化に対する 3 つの解決方法について概説します。

このアプリケーション ノートでは、CoolRunner™ CPLD を使用したワイヤレス トランシーバのデザインについて説明します。ワイヤレス トランシーバは、CoolRunner デモ ボードでインプリメントされます。また、低消費電力の CoolRunner CPLD に最適のアプリケーションです。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD を使用し、Texas Instruments ADS7870 Analog to Digital Converter (ADC) を制御するためのデザイン インプリメンテーションについて説明します。CoolRunner CPLD は、利用可能な最も低消費電力の CPLD で、ポータブル ハンドヘルド アプリケーションでのシリアル ADC 制御に最適なターゲット デバイスです。 ここでは、CoolRunner CPLD 用の VHDL コード例を記述します。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD を NAND フラッシュ メモリ メモリ インターフェイスと共に使用するインプリメンテーションについて説明します。CoolRunner CPLD は、最も消費電力の低い CPLD であり、メモリ インターフェイス アプリケーションに最適なターゲット デバイスです。

ここでは、ザイリンクス CoolRunnerTM XPLA3 256 マクロセル CPLD におけるシステム管理バス (SMBus) コントローラの VHDL インプリメンテーションについて説明します。CoolRunner CPLD は現在市場にある CPLD で消費電力が最も低く、SMBus コントローラに最適のターゲット デバイスです。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD CPLD での 8051 マイクロコントローラ インターフェイスの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、現在汎用されているマイクロコントローラのインターフェイス デバイスとして最適です。

このアプリケーション ノートでは、ザイリンクス CoolRunner™ XPLA3 CPLD でのシリアル ペリフェラル インターフェイス (SPI) マスタの VHDL インプリメンテーションについて説明します。 CoolRunner CPLD は実用されている CPLD のうち電力消費が最も低く、SPI マスタのターゲットに最適です。

このアプリケーション ノートでは、低電力 CoolRunner™ CPLD を使用して、システム全体の電力消費を減少させる技術について説明します。 CoolRunner CPLD を活用しシステム マイクロプロセッサのオペレーション負荷を軽減することで、プロセッサを電力節約モードに長く保ち、大幅に電力を節減できます。

このアプリケーション ノートでは、CPLD デザインでの電力消費量の節減に利用できる独特なインプリメンテーション技術について詳述します。

このアプリケーション ノートでは、CoolRunner™ XPLA3 CPLD を使った IrDA および UART システムのインプリメンテーションについて解説します。 ハーフ デュプレックス IrDA および フル デュプレックス UART インターフェイスのデザインを作成するために必要な基本構築ブロックについて説明します。

このアプリケーション ノートは、XPLA3 CPLD でのインシステム プログラミングの方法を簡略説明します。

このアプリケーション ノードでは、ザイリンクス CoolRunner™ XPLA3 CPLD の I/O セルに関する機能と特性について説明します。

このアプリケーション ノートでは UART 用の VHDL と Verilog ソース コードのファンクショナル記述を説明します。コードは XC95144 と XCR3128XL CPLD を対象としています。また、このノートでは UART の機能性についても説明します。

This application note provides a functional description of VHDL and Verilog source code for a Manchester Encoder Decoder and discusses the reasons to use Manchester code. The code can be compiled into either the Xilinx XC9572 or XCR3064XL CPLD.

この資料は、ザイリンクス CoolRunner™ CPLD のファイバ チャネル バイト指向のトランスミッション エンコーダとデコーダの VHDL インプリメンテーションの詳細について説明します。 CoolRunner CPLD は、信頼性のある point-to-point トランシーバが必要なネットワーク デザインで利用することができるもっとも低電力な CPLD です。 CoolRunner CPLD は、高性能と低消費電力を同時に提供する特許を得た Fast Zero Power (FZP) 設計技術を利用します。 これらのデバイスは、5.0 ns の pin-to-pin 遅延、100 µA 未満の待機電流 (fMAX で他の競合 CPLD の消費電力の約 1/3) を実現します。

このアプリケーション ノートは、CoolRunner™ CPLD の CMOS 出力構造を記載し、真の CMOS (レール ツー レール可能) 出力ドライバを使用する利点について詳細を説明します。

このアプリケーション ノートは、CoolRunner-II CPLD の消費電力を素早く、簡単に見積もる方法について説明します。XPower の代わりとして、このアプリケーション ノートに記述されている方程式と係数を使用して、消費電力は素早く、簡単に計算することができます。

このアプリケーション ノートでは、Verilog を使用した Complex Programmable Logic Devices (CPLD) 設計について説明します。 ここでは、マルチプレクサ、デコーダ、エンコーダ、コンパレータおよび加算器などの組み合わせロジックの回路例を示します。 また、カウンタやステート マシンなどの同期ロジック回路例についても説明します。

このアプリケーション ノートでは、CPLD に応用した VHDL の基本を紹介します。この高性能言語の機能を使用し、最高のパフォーマンスを引き出すことのできる CPLD に変換しやすいデザインの実践について解説します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

このアプリケーション ノートでは、CPLD のタイミング制約の入力方法や、タイミング制約が満たされているかどうかの確認方法について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、モーター コントローラとしてのザイリンクス CPLD の使用について説明します。

このアプリケーション ノートでは、ザイリンクス CoolRunner™-II CPLD で LIN コントローラのインプリメントについて説明します。 マイクロコントローラ インターフェイスが提供されますが、最小の努力で IP コアとしてインプリメントすることができるます。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

デジタル ビデオ アプリケーション市場での CoolRunner™-II CPLD アプリケーションの概要。

このホワイト ペーパーでは、スリープ モード上で DataGATE (入力ゲーティング) を使用する利点について議論します。

This White Paper describes CoolRunner™-II characteristics when powered by non-standard I/O voltages.

この資料では、DataGATE の機能を使用した消費電力削減を示します。

このホワイト ペーパーは、ザイリンクス CPLD にどのくらいのTTL ロジックをフィットできるかを計算する方法を示します。

7400 の個別デバイスの代わりにザイリンクス CPLD を使用する利点および費用削減についてのホワイト ペーパー。

Cell phone handsets (or “terminals,” as they’re called in Europe) are among the most dynamic products in the electronics market today. From their original analog roots, they have evolved into nearly pure digital devices with as much functionality as complex PDAs. Consumers who once evaluated handets based on their ability to make high-quality local calls now take call clarity as a given. Their choices instead rest on characteristics ranging from a handset’s "skin" color to its ability to support streaming video. Buyers, even those shopping for low-cost handsets, increasingly demand these kinds of features: "extras" are well on their way to becoming standards. This shift puts manufacturers in a bind as they try to balance low cost with the ever-increasing consumer insistence on new features. Should customers pay for these features outright, or should their monthly payments subsidize the handset cost?

It doesn’t usually take very long to create an FPGA design. Recently, however, a Xilinx competitor ran an ad declaring that while an FPGA can take up to a year to design, it can be cloned in only a second. Are FPGA designs really that insecure? While the ad seems absurdly hyperbolic, it is true that the bitstreams of some volatile FPGAs can be cloned. While it’s unlikely that cloning could happen in "a second," fears about the insecurity of design efforts are valid ones. To alleviate these anxieties, this white paper will show you how to substantially secure the bitstream and the overall design of FPGAs using Xilinx CoolRunner™-II CPLDs.

According to CIBC World Markets, Equity Research, the Flat Panel Display (FPD) industry has achieved sufficient critical mass for its growth to explode. Thus, it can now attract the right blend of capital investments and R&D resources to drive technical innovation toward continuous improvement in view quality, manufacturing efficiency, and system integration. These in turn are sustaining consumer interest, penetration, revenue growth, and the potential for increasing long-term profitability for industry participants. CIBC believes that three essential conditions are now converging to drive the market forward. They are: The technological and commercial readiness of FPDs. Substantial capacity investment. Lower end-selling prices

このホワイト ペーパーでは、POS と HPOS 端末での CoolRunner™-II CPLD のアプリケーションについて説明します。

このホワイト ペーパーでは、低消費電力の CoolRunner™-II CPLD が新しい機能性を携帯教育玩具に、わずかな追加消費電力で素早く、コスト効率よく組み込むためにどのように使用されるかを示します。

This white paper discusses the use of CoolRunner™-II CPLDs in portable navigation devices.