Spartan-3

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

このアプリケーション ノートでは、PROM を FPGA に設定した後にザイリンクス コンフィギュレーション PROM(XC18V00 と Platform Flash デバイス) からユーザーに定義されたデータを取り出す方法について説明します。ユーザーが定義したデータをコンフィギュレーション PROM ファイルに加える方法も述べています。

このアプリケーション ノートおよびリファレンス デザインでは、Virtex™-II デバイスにおけるクロック & データ リカバリのインプリメント方法について概説します。 特定 FPGA にインプリメンテーションを制約してはいませんが、このリファレンス デザインは Virtex-II アーキテクチャに的を絞ったものです。 若干の修正を加えると、クロックおよびデータ リカバリ (CDR) は、Virtex-E および Spartan™-IIE デバイスでも可能です。 8B/10B で符号化されたデータによる 270 Mb/s での CDR のインプリメンテーションがここで解説されています。

J Drive プログラミング エンジンは、インシステム コンフィギュレーション (ISC) により IEEE 規格1532 プログラマブル ロジック デバイス (PLD) を迅速に直接プログラミングします。 プログラミング エンジンは、インシステム デバイスをコンフィギュレーションするため、1532 BSDL ファイルのコンフィギュレーション アルゴリズム情報を使用し、1532 データ ファイルのコンフィギュレーション データを IEEE 標準 1149.1 テスト アクセス ポート (TAP) を介して適用します。 Drive 実行ファイル、ソース コード、プログラミングの例はザイリンクス ウェブサイトからダウンロード パッケージで利用可能です。 J Drive プログラミング エンジンは CoolRunner-II、XC9500/XL/XV、Spartan-3 および Virtex-II 以降のシリーズで使用できます。

このアプリケーション ノートでは、低電圧差動信号 (LVDS) 17ペア （1 クロックと 16 データ チャンネル） を使用した最高 644 MHｚ で動作するシングル データ レート (SDR) のトランスミッタとレシーバのインターフェイスについて説明します。このデザインは、Virtex-II™ および Virtex-II Pro™ FPGA にインプリメントすることができます。添付のリファレンス デザイン ファイルには、Virtex-II XC2V3000-FF1152 -5 スピード グレードのデバイスをターゲットとしたインプリメンテーション例が含まれています。

This document provides information for debugging board level problems by using ChipScope™ Pro with Endpoint for PCI Express designs using Virtex™-4, Virtex-5, Virtex-II Pro FPGAs, the Endpoint PIPE for PCIe core using Spartan™-3/-3E/-3A FPGAs, and in the Endpoint Block Plus for PCIe core with Virtex-5 devices.

このアプリケーション ノートでは、Endpoint Block Plus Wrapper、Endpoint、および Endpoint PIPE for PCI Express® ザイリンクス ソリューションで提供するプログラムド入力/出力 (PIO) デザインを実行するための Memory Endpoint Test (MET) デモンストレーション ドライバを使用して説明します。

このアプリケーション ノートでは、テレコミュニケーション アプリケーション用の Virtex® および Spartan® FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL の性能およびループの安定性は評価されています。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、安く小さなシリアル ペリフェラル インターフェイス (SPI) フラッシュ メモリを使用した Spartan™-IIE および Spartan-3 FPGA などのザイリンクス FPGA を設定する方法について説明します。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートでは、Virtex™-II または Virtex™-II Pro FPGA にシリアル化された LVDS 出力を備える高速 Texas Instruments (TI) ADS5273 AD コンバータ (ADC) を接続する方法について説明します。 このファミリから低速の ADC デバイスは Spartan™-3 FPGA に接続することができます。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

このアプリケーション ノートでは、CDMA2000 および UMTS ベース ステーション用マルチ チャネル デジタル アップ コンバータ (DUC) およびデジタル ダウン コンバータ (DDC) のリファレンス デザインについて説明します。 提供される DSP アルゴリズムは、61.44 MHz の D/A 変換レートを使用することでベース ステーションの仕様を満たします。 FPGA Spartan™-3 ファミリのリソースへ効率的に DSP アルゴリズムをマップする 4 チャネル インプリメンテーションについて説明します。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

LVDS や LVPECL などの差動信号は、ビアの過度の使用なしで 4 レイヤ、または 6 レイヤ PCB で簡単に配線するのが難しい場合があります。 このアプリケーション ノートでは、Spartan™-3 ジェネレーション FPGA において、データパスにインバータを含めるだけでビアの過度の使用を避ける方法、PCB の再設計の必要なしに偶発的な PCB トレース スワッピングの修正方法について説明します。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の BSDL の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の IBIS の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' のマルチプレクサの章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の SRL16 の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の分散 RAM の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' のブロック RAMの章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の DCM の章を参照してください。

PCI 仕様は、33 MHz と 66 MHz 動作で使用するため 2 つの I/O タイミング バジェットを定義します。 エンベデッド デザインでは、カスタム タイミング バジェットは以下を可能にします。 • 高価でないデバイスを使用することによってトータル システム費用を削減。 • 仕様で許容されているより高いデータ転送速度を達成 • 追加デバイスやコネクタに対応するためにバスにより多くの負荷を追加 • 新規バスの接続形態に対応するためにバスの物理的な長さを増加。 このアプリケーション ノートで示された情報は、ザイリンクス FPGA デバイスを使用してエンベデッド PCI インプリメンテーションに適応できます。

このアプリケーション ノートでは、Micron DDR2 SDRAM デバイスと接続している Spartan®-3 ジェネレーション FPGA の DDR2 SDRAM メモリ インターフェイス インプリメンテーションについて説明します。このドキュメントには、DDR2 SDRAM メモリ インターフメモリ インターフェイス インプリメンテーションの詳細説明、および DDR2 SDRAM デバイス機能の概要が含まれています。

Virtex™-II ファミリのプラットフォーム FPGA は、FPGA ファブリックに乗算器を組み込みます。これらの乗算器は、いくつかの異なる乗算モードの動作をサポートし、バレル シフタとしても機能することができます。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

PN (Pseudo-random Noise : 擬似ランダム ノイズ) ジェネレータは、すべてのスペクトラム拡散システムの中核をなすものです。Code Division Multiple Access (CDMA) 基地局内には、多くの PN ジェネレータが必要とされます。PN ジェネレータは、伝送インターフェイスを越えて個々のユーザ信号の同期をインプリメントし、一意に符号化します。PN ジェネレータは、リニア フィードバック シフト レジスタ (LFSR) をベースとしています。Virtex™ シリーズまたは Virtex™-II シリーズのすべての LUT は、16 ビットのシフト レジスタとして設定されます。こうしたことから、Virtex デバイスは、効率の良い LFSR をインプリメントし、代替のフリップフロップのみの PLD 構造と比べ、リソースの使用率を大幅に削減することができます。

シフト レジスタや SelectRAM™ メモリおよび高速キャリー ロジック チェーンなどの基本的な LUT の再プログラム機能を活用することにより、柔軟性の高い CAM (Content Addressable Memory) を Virtex デバイスに含むことができます。CAM は、 Spartan™ および XC4000X™ デバイスでも実行可能ですが、このアプリケーション ノートでは、Virtex デバイスを使用した場合のみについてを説明します。

このアプリケーション ノートでは、Spartan™-3 FPGA の3.3V コンフィギュレーション方法について説明します。 完全でインプリメント可能なソリューションである各コンフィギュレーション モード用の実績のある接続図を提供します。

このアプリケーション ノートでは、Spartan™-3/3L コンフィギュレーション アーキテクチャの詳細について説明します。ビットストリーム ファイルの構成、およびこのビットストリームがパートをプログラムするために、どのようにコンフィギュレーション ロジックによって解釈されるかについて説明します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

このアプリケーション ノートでは、ソースの同期およびシステムの同期アプリケーションのタイミング解析に必要なタイミング パラメータについて説明します。これらのパラメータは、Virtex™-II および Virtex-II Pro™ の『データ シート』 のモジュール 3 に示されています。DCM パラメータ （TPSDCM および TPHDCM) 使用し、DCM クロック位相精度パラメータ、システム同期のピンからピンへのセットアップ/ホールド タイム、およびすべてのソースの同期パラメータについて説明します。また、メモリ インターフェイスおよび XGMII インターフェイスの解析例を示します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

OPB イーサネット MAC 用のリファレンス システム。

オン ダイ ターミネーション (ODT) は、改善されたシグナル インテグリティを通してプリント基板 (PCB) インター チップに高いシグナル レートでインターフェイスします。しかしながら、ODT を使用する場合は、関連したパワー ペナルティが時々あります。このアプリケーション ノートでは、パワー ペナルティの理由について説明し、インタフェースの内部的、外部的にターミネートされたバージョンのシグナル インテグリティと消費電力を比較するためのシミュレーション テクニックについて示します。

このアプリケーション ノートでは、直交振幅変調 (QAM) 信号のベースバンド復調、および、特に配分率デシメータ ブロックの使用について説明します。 また、多相デシメーティング フィルタ アーキテクチャを概説し、配分率デシメータ 、ザイリンクス System Generator 8.1i インプリメンテーションとその結果について解説します。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

シリコン費用、柔軟性、およびスケーラビリティ トレードオフを含む W-CDMA 機器メーカーで直面していたインプリメンテーションに関連する課題に加えて標準的な W-CDMA ベース ステーションのベースバンド処理の概要を示します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、MicroBlaze™ プロセッサ システムの Multi CHannel (MCH) オンチップ ペリフェラル バス (OPB) 外部メモリ コントローラ (EMC) の使用について示します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、MicroBlaze™ プロセッサ システムにおけるマルチ チャネル OPB 同期 DRAM コントローラの使用について示します。

このアプリケーション ノートでは、ザイリンクス FPGA を使用したモーター コントローラのデザインについて説明します。

このアプリケーション ノートでは、DDR メモリ フィードバック クロックの最適なフェイズ シフトを決定するのに使用することができるシステムを構築する方法について説明します。 このシステムでは、DDR メモリは OPB か PLB のどちらかに付随するコントローラによって制御され、エンベデッド マイクロプロセッサ アプリケーションで使用されます。 また、このリファレンス システムは、システムが動作していて GPIO コアがフェイズ シフトを制御している間、出力クロックのフェイズを変えることができるように構成されている DCM を使用します。 GPIO 出力は、PPC または MicroBlaze™ マイクロプロセッサで実行できるソフトウェア アプリケーションによって制御されます。

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、アクセラレートされた BER 測定のシステムについて説明します。

このアプリケーション ノートでは、Virtex®-II Pro、Virtex-II Pro X、Virtex-4、Virtex-5、Spartan®-3E、Spartan-3 FPGA 2.5V LVPECL および低電圧差動信号 (LVDS) を含むザイリンクス 2.5V 差動レシーバと 3.3V LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) のインターフェイス方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro™ および Spartan™ のアーキテクチャで、同じパターンを一致させる機能を使用またはこの機能を使用せずにブロック メモリでシリアライザやデシリアライザを効果的にインプリメントする方法について説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートでは、Virtex™-II Pro システム デザインで 3.3V I/O とインターフェイスする方法について説明します。 LVDCI_33 I/O 規格を使用して LVCMOS あるいは LVTTL 外部インターフェイスへの接続、PCI (Peripheral Component Interface) バス インターフェイス ソリューション、デバイスコンフィギュレーションそしてその他のボードレベルでのデザイン テクニックについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、VHDL および Verilog で作成された Virtex™-II パイプライン方式の乗算器プリミティブ (MULT18X18 と MULT18X18S) の高速で最適化されたインプリメンテーションについて説明します。

このアプリケーション ノートでは、電力分配システムとバイパス キャパシタおよびデカップリング キャパシタについて説明します。 ここでは、電力分配システムのデザインと検証方法が手順ごとに説明されています。 また、最後のセクションでは、その他の電源ノイズ発生の原因とその解決策について説明します。

このアプリケーション ノートでは、Avnet Spartan™-3 評価ボードの MicroBlaze™ プロセッサ ベースのエンベデッド システムを使用したプロセッサ ローカル バス ペリフェラル コンポーネント インターコネクト (PLBv46 PCI) コアのリファレンス システムの構築方法について説明します。

このアプリケーション ノートでは、デザインによる大きな変動の信号を受け取るためのソリューションについて説明します。あるソリューション (および、激しいポジティブ、またはネガティブ オーバーショットの一般的な場合) では、ユーザー I/O ピンはシングルエンド I/O 標準によって構成されますが、差動ピン ペアのユーザー I/O ピン間の寄生リーク電流が発生するかもしれません。このアプリケーション ノートでは、寄生リーク電流の作用について検討します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

Virtex®-II FPGA シリーズは、専用のオンチップ 18Kb デュアルポート同期 RAM ブロックを FIFO アプリケーション用に提供しています。このアプリケーション ノートでは、 Verilog または VHDL コード内で深度と幅が可変の 511 x 36 FIFO 共通クロック (同期) バージョンと 独立クロック(非同期) バージョンを作成する方法を説明しています。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

Content Addressable Memory (CAM) は、データ検索速度を向上させます。CAM をベースにした各種アプリケーションでは、データの編成およびリード/ライト パフォーマンスの必要条件は様々です。このアプリケーション ノートで解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインは、Virtex-II Pro デバイスを含む Virtex-II シリーズの真のデュアルポート ブロック SelectRAM 機能を使用して作成されています。

Virtex®-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。セルフ アドレッシング FIFO リファレンス デザインは、1 つのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。1 つのクロック負荷だけを使用するのに利点があります。さらに、ステータス メカニズムが非常にシンプルで、フレーム ベースの デザイン システムで FULL または EMPTY の検出が必要となるのに代わり、連続的なデータ システムにおけるデータ制限により適するようになります。

オリジナルの Spartan®-3 アーキテクチャでの乗算器につぃて説明します。Spartan-3E/-3A FPGA ファミリについては、ユーザー ガイド UG331、Spartan-3 ジェネレーション FPGA ユーザー ガイドの乗算器の章を参照してください。

This application note provides users with a general understanding of the SVF and XSVF file formats as they apply to Xilinx® devices. Some familiarity with IEEE STD 1149.1 (JTAG) is assumed. For information on using Serial Vector Format (SVF) and Xilinx Serial Vector Format (XSVF) files in embedded programming applications, refer to Xilinx Application Note XAPP058.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

Package drawing.

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

このホワイト ペーパーは、システム、およびボード設計者のためにザイリンクス Patform Flash PROM がどのように FPGA コンフィギュレーション デザインを簡素化するかに着目しています。

Spartan-3 デザイン性能は、各デバイスの費用効率スピード グレードを比較した場合、Cyclone II よりわずかに速いです。

開発と生産テストの間、FPGA はテスト アプリケーションでコンフィギュレーションすることができます。このホワイト ペーパーは、製品開発での効率的なオプションを探索し、製造ラインでのテストを加速します。

このホワイト ペーパーでは、FPGA リソースを最善に使用するために専用乗算器の通常の ビット幅の能力を拡張するための方法を説明します。

Operating logic at a higher rate than the processing rate allows operations to be achieved sequentially. As with a processor, logic is timeshared over multiple clock cycles. Memory holds values not being used on a given clock cycle. The FPGA can be considered to be a three-dimensional volume to be filled. "Performance + Time = Memory" is a strange formula, but when understood, it can often result in significantly lower cost implementations with Xilinx devices.

According to CIBC World Markets, Equity Research, the Flat Panel Display (FPD) industry has achieved sufficient critical mass for its growth to explode. Thus, it can now attract the right blend of capital investments and R&D resources to drive technical innovation toward continuous improvement in view quality, manufacturing efficiency, and system integration. These in turn are sustaining consumer interest, penetration, revenue growth, and the potential for increasing long-term profitability for industry participants. CIBC believes that three essential conditions are now converging to drive the market forward. They are: The technological and commercial readiness of FPDs. Substantial capacity investment. Lower end-selling prices

This white paper discusses the various memory interface controller design challenges and Xilinx solutions, including how to use the Xilinx software tools and hardware-verified reference designs to build a complete memory interface solution for your own application, from low-cost DDR SDRAM applications to higher-performance interfaces like the 667Mb/s DDR2 SDRAMs.

慎重に設計されたトラフィック管理ソリューションは、ロジックに関してカスタマの必要性に正確に対応することができます。カスタマは必要なシリコン代を払うだけです。 したがって、FPGA はこの市場におけて、費用に対し最も効率の良い高性能のソリューションを提供します。 ザイリンクス FPGA は最良のソリューションを提供します。

このホワイト ペーパでは、PCB デザインを考慮することによって、いかに期待している FPGA のパフォーマンスを達成できるかについて説明します。ここでは、誘導タイプのインプリメンテーションの方法として、デザインの早期段階で解析およびシミュレーションを実行する方法について重点的に説明します。デザインの変更要素を解析し、適切にインプリメンテーションを完了する場合、デザイン修正を行うことなく、望ましい仕様を満たす可能性が高くなります。その結果、最小限の開発努力、コスト、時間で最終的な目標を達成できます。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

この資料は、対象とされたデバイスに効率的にマップする HDL コードの作成に重点をおきます。 このペーパーは、デザイン パフォーマンス向上のためのコーディング スタイルとヒントを示します。 適切な FPGA コーディング プラクティスを何度も行い、既知のテクニックは、最新のザイリンクス FPGA アーキテクチャに直接適用されることを表します。

ザイリンクス ISE ソフトウェアの物理的合成と最適化ツールは、インプリメンテーションのパッキングとプレイスメントの段階中、FPGA デザインのストラクチャを再試験するために作成されました。

Spartan-3™ の導入は、エンベデッド コントロール デザインの発展に多大な変化をもたらし、コストの低減と処理能力の拡大が実現しました。100 万個のシステム ゲートをもつ FPGA は $20 以下、また 100k ゲートレベル ユニットは $5 以下で購入できます。プログラマブル ロジックのデザインは 8 ビットまたは 16 ビットのプロセッサを 75 セントで使用でき、32 ビットの場合は、$1.50 です。このホワイト ペーパーでは、システムの利点、システム要件、コスト、デザイン プロセス、ソフトウェア/ハードウェア アーキテクチャ、およびその他のデザイン手法について説明します。

このホワイト ペーパーでは、FPGA およびマイクロプロセッサ システム デザインを比較し対比します。また、最先端技術のエレクトロニクス システムの設計者が、アーキテクチャの考慮や決定をするのを支援する目的で開発フローを比較します。

FPGA は、長年に渡り DSP アプリケーションで使用されています。さらに、最近では一般的な DSP デバイスにとって理想的なコプロセッサとなりつつあります。 FPGA では高度なパラレル アーキテクチャを使用したすばらしい計算機能を実現することができ、リコンフィギュレーション可能なハードウェアです。このため、設計者はこのアルゴリズムを理想的に搭載するため、カスタマイズされたアーキテクチャを開発することができます。 90-nm プロセス技術を伴った次世代の FPGA を使用することにより、コスト面でさらに効果的なソリュ－ションを実現することができます。 このホワイト ペーパーでは、一般的な高性能 DSP 機能をインプリメントする場合の効果的なコスト示します。

Applying a global reset to your FPGA designs is not a very good idea and should be avoided. This is a controversial issue, so this white paper looks at the reasons why such a design policy should be considered.

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

このホワイト ペーパーでは、競争している FPGA と比べて、Spartan®-3 FPGA がどのようにトータル システム コストを最大 50% 削減できるかを説明します。

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

このホワイト ペーパーは、RTCA DO-254 および EUROCAE ED-80 について高レベルの概要を記載し、 ザイリンクスがいかに認定基準を満たす航空電子工学システムの設計をサポートするかについて述べています。

このホワイトペーパーでは、ザイリンクスの Power Estimator を使用してデザインの電力要件を解析する手順を説明します。

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

このホワイト ペーパーでは、様々なデジタル テレビ規格とケーブル、衛星、地上波、およびモバイル システムのザイリンクスで利用可能なフォワード エラー訂正ソリューションに関連する概要を説明します。

このホワイト ペーパーでは、性能を向上し、デザインの費用を削減するための SRL16E の使用方法と機能の理解をするために例を提供します。

このホワイト ペーパーでは、ザイリンクス FPGA デバイスにマルチプレクサをインプリメントすることができる様々な方法を考えます。また、より効率的でコスト削減につながることができるいくつかのテクニックも含んでいます。

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx® FPGAs.

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

このホワイト ペーパーでは、ザイリンクス FPGA のプリント基板設計の信号解析要件と方法について議論します。

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

このホワイト ペーパーは、IEEE Transactions on Device and Materials Reliability で公表された 2005 ザイリンクス Rosetta 実験の結果をアップデートし、未解決の課題を明らかにするとともに、90nm および 65nm テクノロジ ノードの追加結果を記載しています。