Spartan-3A DSP

This application note outlines how to successfully configure a Spartan™-3A FPGA from a Platform Flash PROM. Including hardware requirements and software flows for generating and programming PROM files.

This application note describes how to indirectly program an SPI Serial Flash PROM through the JTAG interface of a Spartan™-3A FPGA using iMPACT 9.1.01i. The hardware setup, software flows for file generation, and programming are also covered.

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

This application note discusses the Serial Peripheral Interface (SPI) configuration mode introduced in the Virtex™-5 and Spartan™-3E FPGA families. The ISE™ iMPACT in-system programming solution with the Xilinx cables for prototype designs is described.

This application note describes a system for accelerating BER measurements.

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

This application note describes a full-featured transmitter/receiver macro that can communicate with Spartan™ and Virtex™ FPGA families via the Analog Devices ADSP-TS101S TigerSHARC™ link-port function.

このアプリケーション ノートでは、電力分配システムとバイパス キャパシタおよびデカップリング キャパシタについて説明します。 ここでは、電力分配システムのデザインと検証方法が手順ごとに説明されています。 また、最後のセクションでは、その他の電源ノイズ発生の原因とその解決策について説明します。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

The J Drive programming engine provides immediate and direct in-system configuration (ISC) support for IEEE Standard 1532 programmable logic devices (PLDs). To configure an in-system device, the programming engine uses the configuration algorithm information from a 1532 Boundary Scan Description Language (BSDL) file to apply configuration data from the 1532 data file through the IEEE Standard 1149.1 test access port (TAP). The J Drive executable, source code, and a programming example are available in a download package from the Xilinx website. The J Drive programming engine can be used for the following Xilinx families: CoolRunner-II CPLDs, XC9500/XL/XV CPLDs, Spartan-3 Generation FPGAs, and Virtex-II (and later) series FPGAs.

LVDS や LVPECL などの差動信号は、ビアの過度の使用なしで 4 レイヤ、または 6 レイヤ PCB で簡単に配線するのが難しい場合があります。 このアプリケーション ノートでは、Spartan™-3 ジェネレーション FPGA において、データパスにインバータを含めるだけでビアの過度の使用を避ける方法、PCB の再設計の必要なしに偶発的な PCB トレース スワッピングの修正方法について説明します。

This application note targets Spartan™-3E devices in applications that require 4-bit or 5-bit transmit data bus widths and operate at rates up to 666 Mbps per line with a forwarded clock at 1/7th the bit rate. This type of interface is commonly used in flat panel displays and automotive applications.

このアプリケーション ノートでは、4 ビット、または 5 ビット受信データ バス幅で、1/7 ビット レートのクロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan®-3E/3A デバイスを対象とします。このタイプのインターフェイスは、一般的にフラットパネル ディスプレイとオートモーティブ アプリケーションで使用されます。

This Application Note describes the feature of Platform Flash PROMs that allows the user to Multiple-Boot or dynamically reconfigure from up to four Design Revisions.

XAPP482 describes a working MicroBlaze™ system that stores software code, user data, and configuration data in non-volatile Platform Flash PROMs, simplifying system design and reducing cost. It provides a portable hardware design, software design, and additional script utilities to be used during the implementation flow.

Spartan-3A/3AN/3A DSP FPGA ファミリは、FPGA のコンフィギュレーション データを保持して、アプリケーション ステートを維持している間、FPGA 消費電力を抑えるサスペンド モードと呼ばれる高度な消費電力管理機能を提供します。 デバイスは、アプリケーションで必要に応じてすばやくサスペンド モードに入ったり、出たりすることができます。

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。 FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。 このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

このアプリケーション ノートでは、MIG のデフォルト出力から生成された DDR2-400 (200 MHz クロック) メモリ インターフェイスについて説明します。ザイリンクスは、Spartan-3A スタータ キットで組み立てられた高速のスピード グレード (-5) の Spartan™-3A FPGA でこのインターフェイスを検証しました。また、検証結果は、Spartan-3AN および Spartan-3A DSP FPGA に適用されます。

This application note demonstrates how to efficiently implement Digitial Up and Down Converters(DUC/DDC) by leveraging the Xilinx DSP IP portfolio. Two example DUC/DDC designs are provided for UMTS and CDMA2000 in both Spartan™-DSP and Virtex™-5 FPGAs.

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

このアプリケーション ノートでは、デザインによる大きな変動の信号を受け取るためのソリューションについて説明します。あるソリューション (および、激しいポジティブ、またはネガティブ オーバーショットの一般的な場合) では、ユーザー I/O ピンはシングルエンド I/O 標準によって構成されますが、差動ピン ペアのユーザー I/O ピン間の寄生リーク電流が発生するかもしれません。このアプリケーション ノートでは、寄生リーク電流の作用について検討します。

このアプリケーション ノートには、Spartan®-3A FPGA が備える TMDS I/O を使用し、最高 750Mb/s の速度の DVI または HDMI データストリームの送受信を可能にするリファレンス デザインを記載しています。

このアプリケーション ノートは、Extended Spartan®-3A ファミリおよび Spartan-3E FPGA デバイスで拡散スペクトラム アプリケーションがどのように動作するかについて説明します。

このホワイト ペーパーでは、デザインのセキュリティに対する最大の脅威を特定し、ザイリンクスの新しい、低コストの Spartan™-3A、Spartan-3AN、およびSpartan-3A DSP FPGA の高度なセキュリティ オプションについて述べ、ユーザーの製品および利益をどのように守るかについて説明します。

This white paper identifies the top design security threats, explores the basic levels of security, and describes how new, low-cost Spartan®-3A, Spartan-3AN, and Spartan-3A DSP FPGAs from Xilinx can help protect your products and profits.

This white paper discusses the various memory interface controller design challenges and Xilinx solutions, including how to use the Xilinx software tools and hardware-verified reference designs to build a complete memory interface solution for your own application, from low-cost DDR SDRAM applications to higher-performance interfaces like the 667Mb/s DDR2 SDRAMs.

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

The M2C-Accelerator extends the Xilinx AccelDSP™ Model-Based Design solution by converting floating-point MATLAB to fixed-point C++ for accelerated MBD verification eliminating a potential bottleneck.

AccelDSP™ Synthesis Tool with IP-Explorer technology eliminates the trial-and-error from using IP blocks by allowing the tool automatically to select from various macro-architectures.

Custom DSP algorithms are best modeled mathematically using MATLAB®, while complete systems are best modeled cycle-accurately using Simulink. The marriage of these two modeling domains provides an efficient means to design DSP systems into FPGAs.

This document provides a concise overview of the subset of the MATLAB language, including operators, as well as built-in and toolbox functions supported by AccelDSP™ Synthesis Tool for algorithmic synthesis targeting Xilinx FPGAs.

The AccelDSP Synthesis Tool offers great benefits in automation, acceleration, and visualization when converting algorithms into a fixed-point model for implementation on an FPGAs.

FPGA は、長年に渡り DSP アプリケーションで使用されています。さらに、最近では一般的な DSP デバイスにとって理想的なコプロセッサとなりつつあります。 FPGA では高度なパラレル アーキテクチャを使用したすばらしい計算機能を実現することができ、リコンフィギュレーション可能なハードウェアです。このため、設計者はこのアルゴリズムを理想的に搭載するため、カスタマイズされたアーキテクチャを開発することができます。 90-nm プロセス技術を伴った次世代の FPGA を使用することにより、コスト面でさらに効果的なソリュ－ションを実現することができます。 このホワイト ペーパーでは、一般的な高性能 DSP 機能をインプリメントする場合の効果的なコスト示します。

This white paper discusses the FPD market and looks in closer detail at Plasma Display Panels and Liquid Crystal Displays in particular. An overview of where Xilinx devices fit in digital video systems is followed by a market overview of the flat panel display industry. The value proposition for Xilinx devices is presented, followed by a detailed discussion of the relationship of product features and resources to FPD system requirements.

This white paper describes a rarely noticed design technique that can make a difference in the size and the performance of your FPGA design. Control signals on FPGA flip-flops have a built-in priority. If you can learn to write code that is sympathetic to the priorities, the results will be rewarding. This white paper provides some simple VHDL and Verilog examples to explain key points.

FPGAs can be configured with test applications during the development and production test stage. This white paper explores efficient options to help in product development and accelerate testing on the production line.