Spartan-3E

このアプリケーション ノートでは、DDR メモリ フィードバック クロックの最適なフェイズ シフトを決定するのに使用することができるシステムを構築する方法について説明します。 このシステムでは、DDR メモリは OPB か PLB のどちらかに付随するコントローラによって制御され、エンベデッド マイクロプロセッサ アプリケーションで使用されます。 また、このリファレンス システムは、システムが動作していて GPIO コアがフェイズ シフトを制御している間、出力クロックのフェイズを変えることができるように構成されている DCM を使用します。 GPIO 出力は、PPC または MicroBlaze™ マイクロプロセッサで実行できるソフトウェア アプリケーションによって制御されます。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートでは、ザイリンクス デバイスに使用する SVF および XSVF ファイル フォーマットに関する基本的な理解について説明します。ここでは、IEEE STD 1149.1 (JTAG) についてある程度理解されていることを前提としています。エンベデッド プログラミング アプリケーションにおけるシリアル ベクタ フォーマット (SVF) およびザイリンクス シリアル ベクタフォーマット ファイル (XSVF) の使用に関する情報は、アプリケーション ノート XAPP058 を参照してください。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

The J Drive programming engine provides immediate and direct in-system configuration (ISC) support for IEEE Standard 1532 programmable logic devices (PLDs). To configure an in-system device, the programming engine uses the configuration algorithm information from a 1532 Boundary Scan Description Language (BSDL) file to apply configuration data from the 1532 data file through the IEEE Standard 1149.1 test access port (TAP). The J Drive executable, source code, and a programming example are available in a download package from the Xilinx website. The J Drive programming engine can be used for the following Xilinx families: CoolRunner-II CPLDs, XC9500/XL/XV CPLDs, Spartan-3 Generation FPGAs, and Virtex-II (and later) series FPGAs.

LVDS や LVPECL などの差動信号は、ビアの過度の使用なしで 4 レイヤ、または 6 レイヤ PCB で簡単に配線するのが難しい場合があります。 このアプリケーション ノートでは、Spartan™-3 ジェネレーション FPGA において、データパスにインバータを含めるだけでビアの過度の使用を避ける方法、PCB の再設計の必要なしに偶発的な PCB トレース スワッピングの修正方法について説明します。

This application note targets Spartan™-3E devices in applications that require 4-bit or 5-bit transmit data bus widths and operate at rates up to 666 Mbps per line with a forwarded clock at 1/7th the bit rate. This type of interface is commonly used in flat panel displays and automotive applications.

このアプリケーション ノートでは、4 ビット、または 5 ビット受信データ バス幅で、1/7 ビット レートのクロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan®-3E/3A デバイスを対象とします。このタイプのインターフェイスは、一般的にフラットパネル ディスプレイとオートモーティブ アプリケーションで使用されます。

This Application Note describes the feature of Platform Flash PROMs that allows the user to Multiple-Boot or dynamically reconfigure from up to four Design Revisions.

XAPP482 describes a working MicroBlaze™ system that stores software code, user data, and configuration data in non-volatile Platform Flash PROMs, simplifying system design and reducing cost. It provides a portable hardware design, software design, and additional script utilities to be used during the implementation flow.

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の BSDL の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' のマルチプレクサの章を参照してください。

For the latest version of this application note, see the SRL16 chapter in User Guide UG331, Spartan™-3 Generation FPGA User Guide.

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の分散 RAM の章を参照してください。

For the latest version of this application note, see the Block RAM chapter in User Guide UG331, Spartan™-3 Generation FPGA User Guide.

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の DCM の章を参照してください。

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。 FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。 このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

このアプリケーション ノートでは、Spartan™-II および Virtex™ ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

When designing digital systems, there is often a requirement to synchronize incoming data and clock signals with an internal system clock (i.e., the internal and external clock are at exactly the same frequency, but due to variable backplane, board, or application-specific standard product (ASSP) delays, the phase relationship is not known). The circuit described in this application note addresses this issue for both single traces and data busses up to 160 MHz in a Virtex™-E, -7 device. The speed limitation is imposed by the maximum frequency that can be accepted by the Data Locked Loop (DLL), in a mode where it is capable of providing both a new clock and a new clock shifted by 90 degrees.

Data recovery is a mechanism that allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts this information from the data stream concerned, but sometimes the receiver’s clock is used for data transmission. The circuit described in this application note provides a partial solution at data rates up to 160 Mb/s in a Virtex™-E -7 device, a Spartan™-IIE -6 device, or a Spartan-3 -4 device, and up to 420Mb/s in a Virtex-II -5 device or a Virtex-II Pro™ -6 device. The solution is partial in the sense that no clock is actually recovered, but the data arriving is fully extracted. The speed is limited by the maximum frequency that can be accepted by the Delay Locked Loop (DLL), in a mode where the DLL is capable of providing both a new clock, and another clock shifted by 90 degrees.

This application note describes an approach to the 3.3V configuration of Spartan®-3 FPGAs. It provides a set of proven connection diagrams for each configuration mode. The same approach can be applied to the Spartan-3E family.

Virtex™-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。 セルフ アドレッシング FIFO リファレンス デザインは、ひとつのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。 フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。 ひとつのクロック負荷だけを使用するのに利点があります。

このアプリケーション ノートでは、FT256 1 mm BGA パッケージでの Spartan™-3E FPGA の低コストで 4 から 6 レイヤ、大容量のプリント サーキット ボード (PCB) レイアウトについて説明します。 デザイン問題に関連した SI に詳しい設計エンジニア、マネージャ、および PCB レイアウト スタッフを対象としています。 他のデバイスとパッケージのボード レイアウトを最適化するのにも一般的なガイドラインを使用することができます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインを含んでいます。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

Using and Creating Flash Files for MicroBlaze™.

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。