Spartan-3E

このアプリケーション ノートでは、DDR メモリ フィードバック クロックの最適なフェイズ シフトを決定するのに使用することができるシステムを構築する方法について説明します。 このシステムでは、DDR メモリは OPB か PLB のどちらかに付随するコントローラによって制御され、エンベデッド マイクロプロセッサ アプリケーションで使用されます。 また、このリファレンス システムは、システムが動作していて GPIO コアがフェイズ シフトを制御している間、出力クロックのフェイズを変えることができるように構成されている DCM を使用します。 GPIO 出力は、PPC または MicroBlaze™ マイクロプロセッサで実行できるソフトウェア アプリケーションによって制御されます。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

LVDS や LVPECL などの差動信号は、ビアの過度の使用なしで 4 レイヤ、または 6 レイヤ PCB で簡単に配線するのが難しい場合があります。 このアプリケーション ノートでは、Spartan™-3 ジェネレーション FPGA において、データパスにインバータを含めるだけでビアの過度の使用を避ける方法、PCB の再設計の必要なしに偶発的な PCB トレース スワッピングの修正方法について説明します。

このアプリケーション ノートでは、4 ビット、または 5 ビットの送信データ バス幅で、1/7 ビット レートの転送クロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan™-3E デバイスを対象とします。 このタイプのインターフェイスは、フラットパネル ディスプレイやオートモーティブ アプリケーションで多く使用されます。

このアプリケーション ノートでは、4 ビット、または 5 ビット受信データ バス幅で、1/7 ビット レートのクロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan®-3E/3A デバイスを対象とします。このタイプのインターフェイスは、一般的にフラットパネル ディスプレイとオートモーティブ アプリケーションで使用されます。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の BSDL の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' のマルチプレクサの章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の SRL16 の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の分散 RAM の章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' のブロック RAMの章を参照してください。

このアプリケーション ノートの最新版については、ユーザー ガイド UG331 ''Spartan™-3 ジェネレーション FPGA ユーザー ガイド'' の DCM の章を参照してください。

PCI 仕様は、33 MHz と 66 MHz 動作で使用するため 2 つの I/O タイミング バジェットを定義します。 エンベデッド デザインでは、カスタム タイミング バジェットは以下を可能にします。 • 高価でないデバイスを使用することによってトータル システム費用を削減。 • 仕様で許容されているより高いデータ転送速度を達成 • 追加デバイスやコネクタに対応するためにバスにより多くの負荷を追加 • 新規バスの接続形態に対応するためにバスの物理的な長さを増加。 このアプリケーション ノートで示された情報は、ザイリンクス FPGA デバイスを使用してエンベデッド PCI インプリメンテーションに適応できます。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、Spartan™-3 FPGA の3.3V コンフィギュレーション方法について説明します。 完全でインプリメント可能なソリューションである各コンフィギュレーション モード用の実績のある接続図を提供します。

このアプリケーション ノートでは、FT256 1 mm BGA パッケージでの Spartan™-3E FPGA の低コストで 4 から 6 レイヤ、大容量のプリント サーキット ボード (PCB) レイアウトについて説明します。 デザイン問題に関連した SI に詳しい設計エンジニア、マネージャ、および PCB レイアウト スタッフを対象としています。 他のデバイスとパッケージのボード レイアウトを最適化するのにも一般的なガイドラインを使用することができます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

MicroBlaze™ 用のフラッシュ ファイルの作成と使用

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

これはディスプレイ パネル製品の開発を支援する Spartan™-3E ディスプレイ開発キット用のリファレンス デザインです。 ディスプレイ ソリューション FPGA デザインは、ビデオ入力インターフェイス、色温度補正、精密ガンマ補正、イメージ ディザ エンジン、および 出力インターフェイスで構成されます。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートでは、Virtex™-II Pro システム デザインで 3.3V I/O とインターフェイスする方法について説明します。 LVDCI_33 I/O 規格を使用して LVCMOS あるいは LVTTL 外部インターフェイスへの接続、PCI (Peripheral Component Interface) バス インターフェイス ソリューション、デバイスコンフィギュレーションそしてその他のボードレベルでのデザイン テクニックについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、電力分配システムとバイパス キャパシタおよびデカップリング キャパシタについて説明します。 ここでは、電力分配システムのデザインと検証方法が手順ごとに説明されています。 また、最後のセクションでは、その他の電源ノイズ発生の原因とその解決策について説明します。

This document provides information for debugging board level problems by using ChipScope™ Pro with Endpoint for PCI Express designs using Virtex™-4, Virtex-5, Virtex-II Pro FPGAs, the Endpoint PIPE for PCIe core using Spartan™-3/-3E/-3A FPGAs, and in the Endpoint Block Plus for PCIe core with Virtex-5 devices.

このアプリケーション ノートでは、Endpoint Block Plus Wrapper、Endpoint、および Endpoint PIPE for PCI Express® ザイリンクス ソリューションで提供するプログラムド入力/出力 (PIO) デザインを実行するための Memory Endpoint Test (MET) デモンストレーション ドライバを使用して説明します。

このアプリケーション ノートでは、Virtex®-II Pro、Virtex-II Pro X、Virtex-4、Virtex-5、Spartan®-3E、Spartan-3 FPGA 2.5V LVPECL および低電圧差動信号 (LVDS) を含むザイリンクス 2.5V 差動レシーバと 3.3V LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) のインターフェイス方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

このアプリケーション ノートでは、テレコミュニケーション アプリケーション用の Virtex® および Spartan® FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL の性能およびループの安定性は評価されています。

このアプリケーション ノートでは、デザインによる大きな変動の信号を受け取るためのソリューションについて説明します。あるソリューション (および、激しいポジティブ、またはネガティブ オーバーショットの一般的な場合) では、ユーザー I/O ピンはシングルエンド I/O 標準によって構成されますが、差動ピン ペアのユーザー I/O ピン間の寄生リーク電流が発生するかもしれません。このアプリケーション ノートでは、寄生リーク電流の作用について検討します。

このアプリケーション ノートは、Extended Spartan®-3A ファミリおよび Spartan-3E FPGA デバイスで拡散スペクトラム アプリケーションがどのように動作するかについて説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、ユーザーが最大 4 つのデザイン履歴からマルチプル ブート、またはダイナミックに再コンフィギュレーションできる Platform Flash PROM の特長について説明します。

J Drive プログラミング エンジンは、インシステム コンフィギュレーション (ISC) により IEEE 規格1532 プログラマブル ロジック デバイス (PLD) を迅速に直接プログラミングします。 プログラミング エンジンは、インシステム デバイスをコンフィギュレーションするため、1532 BSDL ファイルのコンフィギュレーション アルゴリズム情報を使用し、1532 データ ファイルのコンフィギュレーション データを IEEE 標準 1149.1 テスト アクセス ポート (TAP) を介して適用します。 Drive 実行ファイル、ソース コード、プログラミングの例はザイリンクス ウェブサイトからダウンロード パッケージで利用可能です。 J Drive プログラミング エンジンは CoolRunner-II、XC9500/XL/XV、Spartan-3 および Virtex-II 以降のシリーズで使用できます。

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

Virtex®-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。セルフ アドレッシング FIFO リファレンス デザインは、1 つのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。1 つのクロック負荷だけを使用するのに利点があります。さらに、ステータス メカニズムが非常にシンプルで、フレーム ベースの デザイン システムで FULL または EMPTY の検出が必要となるのに代わり、連続的なデータ システムにおけるデータ制限により適するようになります。

This application note provides users with a general understanding of the SVF and XSVF file formats as they apply to Xilinx® devices. Some familiarity with IEEE STD 1149.1 (JTAG) is assumed. For information on using Serial Vector Format (SVF) and Xilinx Serial Vector Format (XSVF) files in embedded programming applications, refer to Xilinx Application Note XAPP058.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

This application note describes how to use Spartan®-3E FPGAs to implement various serial digital video interfaces commonly used in the professional video broadcast industry.

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

This white paper discusses the various memory interface controller design challenges and Xilinx solutions, including how to use the Xilinx software tools and hardware-verified reference designs to build a complete memory interface solution for your own application, from low-cost DDR SDRAM applications to higher-performance interfaces like the 667Mb/s DDR2 SDRAMs.

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

このホワイト ペーパーは、システム、およびボード設計者のためにザイリンクス Patform Flash PROM がどのように FPGA コンフィギュレーション デザインを簡素化するかに着目しています。

M2C-Accelerator は、潜在的な障害を排除する加速度的 MBD 検証のために浮動小数点 MATLAB から固定小数点 C++ に変換することにより、ザイリンクス AccelDSP™ モデルベースのデザイン ソリューションを拡張します。

IP-Explorer テクノロジの AccelDSP™ 合成ツールは、様々なマクロ アーキテクチャから自動的に選択するツールを許容することにより IP ブロックを使用して試行錯誤を排除します。

完全なシステムは、Simulink を使用したサイクルが正確な最良なモデルですが、カスタム DSP アルゴリズムは、MATLAB® を使用した数学的に最良なモデルです。 これらの 2 つのモデル分野の統合は、FPGA に DSP システムを設計する効率的な手法を提供します。

この資料では、ザイリンクス FPGA を対象としたアルゴリズム合成の AccelDSP™ 合成ツールでサポートされたビルトイン、およびツールボックス機能に加えてオペレータも含んだ MATLAB 言語のサブセットの簡潔な概要を説明します。

AccelDSP 合成ツールは、FPGA 上のインプリメンテーションでアルゴリズムを固定小数点モデルに変換する際に、自動化、加速化、および視覚化においてすばらしい利点を提供します。

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

この資料は、対象とされたデバイスに効率的にマップする HDL コードの作成に重点をおきます。 このペーパーは、デザイン パフォーマンス向上のためのコーディング スタイルとヒントを示します。 適切な FPGA コーディング プラクティスを何度も行い、既知のテクニックは、最新のザイリンクス FPGA アーキテクチャに直接適用されることを表します。

ザイリンクス ISE ソフトウェアの物理的合成と最適化ツールは、インプリメンテーションのパッキングとプレイスメントの段階中、FPGA デザインのストラクチャを再試験するために作成されました。

このホワイト ペーパーでは、FPGA およびマイクロプロセッサ システム デザインを比較し対比します。また、最先端技術のエレクトロニクス システムの設計者が、アーキテクチャの考慮や決定をするのを支援する目的で開発フローを比較します。

According to CIBC World Markets, Equity Research, the Flat Panel Display (FPD) industry has achieved sufficient critical mass for its growth to explode. Thus, it can now attract the right blend of capital investments and R&D resources to drive technical innovation toward continuous improvement in view quality, manufacturing efficiency, and system integration. These in turn are sustaining consumer interest, penetration, revenue growth, and the potential for increasing long-term profitability for industry participants. CIBC believes that three essential conditions are now converging to drive the market forward. They are: The technological and commercial readiness of FPDs. Substantial capacity investment. Lower end-selling prices

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

ザイリンクス Spartan™-3E と Spartan-3A FPGA、National Semiconductor 社の PHY、および, ザイリンクスの映像処理スタックを使用すると、低コストで柔軟にマルチレート ブロードキャスティングに対応できます。

開発と生産テストの間、FPGA はテスト アプリケーションでコンフィギュレーションすることができます。このホワイト ペーパーは、製品開発での効率的なオプションを探索し、製造ラインでのテストを加速します。

Applying a global reset to your FPGA designs is not a very good idea and should be avoided. This is a controversial issue, so this white paper looks at the reasons why such a design policy should be considered.

このホワイト ペーパーでは、ザイリンクス FPGA デバイスにマルチプレクサをインプリメントすることができる様々な方法を考えます。また、より効率的でコスト削減につながることができるいくつかのテクニックも含んでいます。

Operating logic at a higher rate than the processing rate allows operations to be achieved sequentially. As with a processor, logic is timeshared over multiple clock cycles. Memory holds values not being used on a given clock cycle. The FPGA can be considered to be a three-dimensional volume to be filled. "Performance + Time = Memory" is a strange formula, but when understood, it can often result in significantly lower cost implementations with Xilinx devices.

このホワイト ペーパーでは、ザイリンクス FPGA のプリント基板設計の信号解析要件と方法について議論します。

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx® FPGAs.

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

このホワイト ペーパーでは、競争している FPGA と比べて、Spartan®-3 FPGA がどのようにトータル システム コストを最大 50% 削減できるかを説明します。

このホワイト ペーパーでは、性能を向上し、デザインの費用を削減するための SRL16E の使用方法と機能の理解をするために例を提供します。

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

このホワイト ペーパーでは、FPGA リソースを最善に使用するために専用乗算器の通常の ビット幅の能力を拡張するための方法を説明します。

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

このホワイトペーパーでは、ザイリンクスの Power Estimator を使用してデザインの電力要件を解析する手順を説明します。