Spartan-IIE

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、安く小さなシリアル ペリフェラル インターフェイス (SPI) フラッシュ メモリを使用した Spartan™-IIE および Spartan-3 FPGA などのザイリンクス FPGA を設定する方法について説明します。

このアプリケーション ノートでは、PROM を FPGA に設定した後にザイリンクス コンフィギュレーション PROM(XC18V00 と Platform Flash デバイス) からユーザーに定義されたデータを取り出す方法について説明します。ユーザーが定義したデータをコンフィギュレーション PROM ファイルに加える方法も述べています。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan™ および Virtex™ FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

ハフマン コーディングは、発生頻度の確率に応じて統計的に値をコード化するために使用されます。短いコードは最頻値 （多く現われる文字） に、また長いコードは低頻値（あまり現われない文字） に指定します。ハフマン コーディングは、ビットストリームをさらに圧縮するため MPEG-2 で使用されます。このアプリケーション ノートでは、MPEG-2 でハフマン コーディングを実行する方法とそのインプリメンテーションについて説明します。

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

このアプリケーション ノートでは、ザイリンクス FPGA にインプリメントされている 2 次元の反転分散コサイン変換機能 (2D IDCT) 機能について説明します。 リファレンス デザイン ファイルには、ザイリンクス デバイスのインプリメンテーションに使用するビヘイビア コードが記載されています。

このアプリケーション ノートでは、ザイリンクス FPGA にインプリメントされている二次元離散コサイン変換 (2D DCT) 機能について説明します。 リファレンス デザイン ファイルには、ザイリンクス デバイスのインプリメンテーションに使用するビヘイビア コードが記載されています。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex Spartan、XPLA3、XC9500、XC17S00、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

FPGA がパワーオン時に必要とする供給電源は、最小限の電流です。 ほとんどのアプリケーションでは、作動電流条件に合うよう選択した電源が、パワーオン時の電流条件を満たすのに十分な瞬間電流を容易に提供できます。 アプリケーションの中には、利用できる供給電流に厳しい制約があり、パワーオン時の電流条件を満たすのが困難なものもあります。 このような場合、大容量のキャパシタと他の受動コンポーネントをいくつか付加することで、パワーオン時の必要条件よりも少ない電流でパワーオンが可能になります。 このアプリケーション ノートには、こうした多数のパワーアシスト ソリューションが記載されています。

FPGA は、パワーオン時に最小限の供給電流を必要とします。このアプリケーション ノートでは、まず電流の特性について説明し、次にデータシートに記載されているパワーオン時の電流規格の影響について考察し、電流に影響のある主な要因について解説します。最後のセクションでは、オーバーカレント プロテクション回路が実装されている状態での FPGA のパワーオン方法について紹介します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

パッケージのひずみが発生する非常に大きな原因の 1 つとして、はんだリフロー プロセスがあります。このアプリケーション ノートでは、はんだリフロー プロセスについての詳細および BGA コンポーネントのリフローを正常に行うための手順について紹介します。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

このアプリケーション ノートでは、Virtex™ および Virtex™-II シリーズ FPGA を使用したデザイン、インプリメント、検証、再構成を適切に行う際に必要な手順について説明します。 Virtex および Virtex™-E ファミリに関するリファレンスは Spartan™-II および Spartan™-IIE ファミリにも適用します。 ここで説明されるインプリメント フローは 、モジュール ベースの部分的リコンフィギュレーション、部分的リコンフィギュレーションにおける小ビット操作法の 2 つです。

このアプリケーション ノートでは、多くのビデオ デザインにおいて必要な Y'CrCb カラー スペースから R'G'B カラー スペース変換をインプリメントする 3 つの方法について説明します。

このアプリケーション ノートおよびリファレンス デザインでは、Virtex™-II デバイスにおけるクロック & データ リカバリのインプリメント方法について概説します。 特定 FPGA にインプリメンテーションを制約してはいませんが、このリファレンス デザインは Virtex-II アーキテクチャに的を絞ったものです。 若干の修正を加えると、クロックおよびデータ リカバリ (CDR) は、Virtex-E および Spartan™-IIE デバイスでも可能です。 8B/10B で符号化されたデータによる 270 Mb/s での CDR のインプリメンテーションがここで解説されています。

このアプリケーション ノートは Virtex™-E 低電圧差分信号(BLVDS)テクノロジを高性能マルチポイント アプリケーションでどのように使用するかを説明します。BLVDS は、標準 LVDS を双方向バックプレーンをサポートするマルチポイント コンフィギュレーションに拡張します。Spice シミュレーション結果によるとこのアプリケーション ノートで説明されているマルチポイント コンフィギュレーションは最高 200 MHz までで起動可能です。

この資料では、XAPP233 で解説している Virtex™-E デバイスの LVDS 機能とともに使用するオーバーヘッドの低いデータ同期とフレーミング方法について説明します。

このアプリケーション ノートでは、Virtex-E FPGA による高性能マルチドロップ アプリケーションのための差動 LVPECL (低電圧ポジティブ エミッタ結合ロジック) 信号の使用方法について説明します。 マルチドロップ LVPECL によって、単一の LVPECL ドライバは、単一の伝送線上の複数の LVPECL レシーバに直接接続することが可能になります。 SPICE シミュレーションでは、DC からのマルチドロップ オペレーションを最大 311 メガビット/秒、負荷 10 で検証しています。 このアプリケーション ノートには、DC 仕様とマイクロストリップおよびレイアウトの基準についての付録が含まれています。 Virtex-E FPGA 上の LVPECL レシーバは、LVPECL-TTL 変換を削除し、ボード エリアとスキューを削減します。

2つ以上の FPGA を含んでいるシステムは、デバイス間の高帯域データ パスを必要とする場合があり、 デジタル回路のクロック期間やスイッチ時間が短くなると、デバイス間のデータ転送のために直接的な方法を使うのは適切ではない場合が多くなってきます。 高周波数では、信号伝達遅延やわずか数センチのコンダクタで発生する反射も考慮しなければなりません。 SelectLink™ 通信チャンネルは、DLL、Block SelectRAM+、SelectI/O などの Virtex™ ファミリの特別な機能を利用し、FPGA 間で大量のデータを超高速で転送するシステム作成します。 ウェブサイトから入手可能なコード生成ツールにより、ロジック設計者はカスタマイズされた SelectLink Verilog ソース コードをすぐに作成することができます。

このアプリケーション ノートは、業界標準の LVDS デバイスへの 高性能 LVDS インターフェイス用に 最新の VirtexTM-E LVDS (low-voltage differential signaling) ドライバとレシーバを使用する方法について説明します。Virtex-E LVDS ドライバは、シングルエンドのテクニックよりも高いノイズ耐性を提供し、より高速な伝送速度、小信号振幅、低消費電力、少電磁干渉を実現します。ディファレンシャル データは、安価なコネクタおよびケーブルを使用して伝送可能です。Virtex-E LVDS は、他の LVDS ドライバと異なり、反射された信号を吸収するため、より優れた信号の保全性をお届けします。

このアプリケーション ノートでは、 Virtex™ -E FPGA を使用した高性能マルチドロップ アプリケーションでの LVDS 信号の使用について説明します。 マルチドロップ LVDS によって、1 つの Virtex-E LVDS ドライバで多数のレシーバを起動することが可能です。シミュレーション結果は、ここに記載されているリファレンス デザインが DC から最大 311 Mbits/秒で操作することを示しています。このアプリケーション ノートでは、DC スペック、マイクロストリップ、およびレイアウトのガイドラインについて解説します。

このアプリケーション ノートは、LVDS I/O 規格について説明します。LVDS は、シングルエンド テクニックよりも高いノイズ耐性を提供します。伝送速度の高速化、信号の小振幅、低消費電力、および少電磁干渉を実現し、ディファレンシャル データを低価格コネクタおよびケーブルを使用して伝送可能です。LVDS は、100 mil ヘッダピンの IDC コネクタおよび標準のリボン ケーブルを使用して、シャシ、ボード、および周辺機器間の高速データ転送のための強力な信号を提供します。Point-to-point LVDS 信号は、最大 622 Mb/秒を実現可能です。

デジタル システムを設計する場合、通常、入力データとクロック信号を内部システムクロックと同期させることが必要となります。内部クロックと外部クロックの周波数は全く同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。このアプリケーション ノートに説明されている回路では、単一のトレースとデータ バスについて Virtex™-E, -7 デバイスで最大 160 MHz まで、この問題に対処してあります。新しいクロックと 90 度シフトした新しいクロックの両方を生成できるモードにおいて、データ ロックド ループ (DLL) の最大周波数でスピードが制約されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、ザイリンクス Virtex、Virtex-E、 Spartan-II デバイス用に高度に最適化された UART トランスミッタとレシーバ マクロについて説明します。ART_TX と UART_RX マクロは相互の交信のみならず、PC やマイクロコントローラなどのデバイスへの接続に使われる標準 UART (Universal Asynchronous Receiver Transmitter) 通信プロトコルと完全互換です。

重畳インターリーバ テクノロジは、SDH および PDH ラジオ システム、GSM および UMTS モバイルコミュニケーションシステム、送信チャネルを雑音から保護する point-to-multipoint ラジオシステムといったテレコミュニケーションアプリケーションに広く利用されています。送信側で、重畳インターリーバはシリアル入力データを N-ビットの言語に並列化し、データ言語を N 遅延線をとおしてけた送りします。遅延データは伝送用の PISO シフト レジスタをとおしてけた送りされます。 受信側では、入ってくるデータ ストリームは二重遅延線とシフト レジスタで再構成されます。

リニア フィードバック シフト レジスタ (LFSR) は通常、疑似ランダム ビット ストリームが必要とされるアプリケーションで使用されます。 疑似ノイズ (PN) コード ジェネレータ (XAPP211) や Gold コード ジェネレータ (XAPP217) が Code Division Multiple Access (CDMA) システムで通常使用されるように、LFSR は回路の機能構築ブロックです。このアプリケーション ノートでは、エリア効率の高いデザインに SRL16 (Shift Register Look-Up Table) primitive を使った LFSR のインプリメンテーションを 2 種類解説しています。最初の LFSR インプリメンテーションはパラレル出力アクセスとパリティ計算について、2 番目のインプリメンテーションはマルチサイクル出力アクセスと逐次パリティ計算について述べています。

ここでは、 VirtexTM シリーズと Spartan-II ファミリ FPGA にインプリメントされている、高速、リコンフィギュラブル、正確な Transposed Form FIR フィルタ デザインについて説明します。このアプリケーション ノートにある VHDL リファレンス デザインは容易に変更でき、係数やタップ数などのフィルタのパラメータを変更できます。デジタル シグナル プロセシング