- [Perform Timing-Driven Packing and Placement] (アドバンス プロパティ) (Spartan®-3、Spartan-3A、Spartan-3E、Virtex®-4 のみ)
マップ プロセスのパックで、タイミング クリティカル パスを優先するかどうかを指定します。 ユーザーが作成したタイミング制約に基づいて、パックおよび配置が行われます。 タイミング制約は、通常ユーザー制約ファイル (UCF) で指定し、変換プロセスでデザインにアノテートされます。 このプロパティをオンにすると、デザインは完全に配置され、配線できるようになります。
ユーザーのタイミング制約がないのに [Timing-Driven Packing and Placement] をオンにすると、すべての内部クロックに対するタイミング制約が自動的に生成され、調整されます。 これをパフォーマンス評価モードと言います。 このモードでは、クロックすべてのパフォーマンスを一度に評価できます。 評価されたパフォーマンスは、必ずしも各クロックの最適な結果ではありませんが、 デザイン内の全クロックのバランスを考慮した結果になります。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Map Effort Level] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Virtex-4 のみ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を True (チェック ボックスをオン) に設定した場合のみ使用可能です。
マップ プロセスのエフォート レベルを指定します。 ここでの設定により、配置にランタイムの異なるアルゴリズムが使用されます。 ドロップダウン リストから、オプションを選択します。
デフォルトでは、このプロパティは [Standard] に設定されています。
- [Extra Effort] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Virtex-4 のみ)
メモ : このプロパティは、[Map Effort Level] が [High] に設定されている場合のみ使用可能です。
厳しいタイミング制約を満たすため、マップを追加で実行します。 ドロップダウン リストから、オプションを選択します。
デフォルトでは、このプロパティは [None] に設定されています。
- [Placer Effort Level] (アドバンス プロパティ) (Spartan-6、Virtex-5、Virtex-6 のみ)
マップ プロセスのエフォート レベルを指定します。 ここでの設定により、配置にランタイムの異なるアルゴリズムが使用されます。 ドロップダウン リストから、オプションを選択します。
デフォルトでは、このプロパティは [Standard] に設定されています。
- [Placer Effort Level] (アドバンス プロパティ) (Spartan-6、Virtex-5、Virtex-6 のみ)
メモ : このプロパティは、[Placer Effort Level] が [High] に設定されている場合のみ使用可能です。
タイミング ドリブン パッキングにさらにエフォート レベルを追加できます。 ドロップダウン リストから、オプションを選択します。
デフォルトでは、このプロパティは [None] に設定されています。
- [Starting Placer Cost Table (1-100)] (アドバンス プロパティ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を True (チェック ボックスをオン) に設定した場合のみ使用可能です。
最初のマップの実行で使用するマップ コスト テーブルを指定します。 続く実行では、次の番号のコスト テーブルが使用されます。
デフォルトでは、このプロパティは [1] に設定されています。
- [Combinatorial Logic Optimization] (アドバンス プロパティ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を True (チェック ボックスをオン) に設定した場合のみ使用可能です。
デザイン内の組み合わせロジックを再確認し、全体の質を向上させるような改善があったかどうかをチェックするプロセスを実行するかどうか指定します。 このプロセスが実行されると、タイミング制約とロジック パック情報が考慮されます。 このプロパティは、ISE® の物理合成ツールの一部です。
デフォルトではこのプロパティは False (チェック ボックスはオフ) に設定されており、プロセスは実行されません。
- [Register Duplication] (アドバンス プロパティ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を True (チェック ボックスをオン) に設定した場合のみ使用可能です。
ファンアウトを制御するためにレジスタを複製するかどうかを指定します。
デフォルトではこのプロパティは False (チェック ボックスはオフ) に設定されており、タイミング最適化およびファンアウト制御のためにレジスタは複製されません。
- [Global Optimization] (アドバンス プロパティ) (Spartan-6、Virtex-4、Virtex-5、Virtex-6 のみ)
マップ前に完全にアセンブルされたネットリストでグローバル最適化ルーチンが実行されます。 グローバル最適化では、ロジックが再びマップされてトリミングされ、ロジックとレジスタが複製されて最適化され、トライステートがロジックに変換されます。 このようにプロセスが増えるため、マップのランタイムも長くなります。 ドロップダウン リストから、オプションを選択します。
デフォルトはオフです。
メモ : [Global Optimization] をオンにする場合、[Trim Unconnected Signals] と [Replicate Logic to Allow Logic Level Reduction] は True (オン) に設定する必要があります。
- [Retiming] (アドバンス プロパティ) (Spartan-6、Virtex-4、Virtex-5、Virtex-6 のみ)
メモ : このプロパティは、[Global Optimization] をオンに設定した場合のみ使用可能です。
このプロパティがオンになっていると、タイミング パスの遅延のバランスを取るためにレジスタがロジックの前後に移動されます。これにより、全体のクロック周波数が増加します。 レジスタの全体数は、プロセスによって変更される可能性があります。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Equivalent Register Removal] (アドバンス プロパティ) (Spartan-6、Virtex-4、Virtex-5、Virtex-6 のみ)
メモ : このプロパティは、[Global Optimization] をオンに設定した場合のみ使用可能です。
このプロパティがオンになっていると、余分な機能の付いたレジスタがないかどうか、それらを削除することでクロック周波数が増加するかどうかが検証されます。
デフォルトでは、このプロパティは True (チェック ボックスはオン) に設定されています。
- [Ignore User Timing Constraints]
配置中にタイミング制約を使用するかどうかを指定します。 タイミング要件を指定する主な方法は、それをユーザー制約ファイル (UCF) に入力する方法です。 False にすると (オフにすると)、ユーザー制約ファイル (UCD) で指定したタイミング制約に従ってマップでパッキングと配置が実行されます。
True (チェックボックスをオン) にすると、マップを実行したときに UCF ファイルのタイミング制約は無視され、マップでは次が実行されます。
- Virtex-4 の場合、タイミング制約を使用しないでパッキングおよび配置が実行されます。 [Timing Mode] プロパティは、[Non Timing Driven] モードにします。
- Virtex-5 の場合、自動的にタイミング制約が生成されてパッキングと配置が制御されるか、タイミング制約なしでパッキングと配置が実行されるかは、[Timing Mode] プロパティの設定によって決まります。
デフォルトでは、False (チェック ボックスはオフ) になっています。
メモ : タイミング制約の詳細については、
『制約ガイド』を参照してください。
- [Timing Mode]
メモ : このプロパティは、[Ignore User Timing Constraints] を True (チェック ボックスをオン) に設定した場合のみ設定可能です。
ドロップダウン リストから、オプションを選択します。
- [Non Timing Driven]
このモードでは、UCF ファイルで指定されたタイミング制約が無視され、タイミング制約なしでパッキングと配置が実行されます。 これを選択すると [Map] プロセスは速くなりますが、出力結果にはタイミング制約が考慮されません。
- [Performance Evaluation]
パフォーマンス評価モードが使用されます。 このモードでは、ユーザー制約ファイル (UCF) で指定したタイミング制約が無視されます。 その代わり、すべての内部クロックのタイミング制約が自動的に生成され、マップ中にダイナミックに調整されてパフォーマンスが向上されます。 このモードは、現実的なパフォーマンス目標を評価するために使用されます。
メモ : これは、Virtex-5 デバイスでは設定できません。
デフォルトは、Virtex-5 で [Performance Evaluation] に、それ以外のデバイスで [Non Timing Driven] に設定されています。
- [Trim Unconnected Signals]
マップ プロセスの前に、未接続のコンポーネントおよびネットをデザインから削除するかどうかを指定します。 デザインに必要なロジック リソースを概算する場合や、一部のみが完了したデザインのタイミング情報を得る場合に、このプロパティをオフにすると便利です。 完了していないデザインをインプリメントする場合は、このプロパティを False (チェック ボックスをオフ) にして、未接続のコンポーネントおよびネットをマップするようにします。
デフォルトではこのプロパティは True (チェック ボックスはオン) に設定されており、未接続のコンポーネントおよびネットはトリムされます。
- [Allow Logic Optimization Across Hierarchy] (アドバンス プロパティ)
このプロパティを True (チェック ボックスをオン) に設定すると、合成プロセスに設定された [Keep Hierarchy] プロパティが無視され、マップ プロセスで階層の境界を越えてデザインを最適化できます。 このプロパティは、シミュレーションで複数の階層にまたがる信号を保持する場合や、最適化がパーティション デザインに影響を与えないようにするために使用します。 このような最適化を実行すると、タイミング パフォーマンスが向上します。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Optimization Strategy (Cover Mode)] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Virtex-4、 Virtex-5 のみ)
マップ プロセスのカバー フェーズでの基準を指定します。 カバー フェーズでは、ロジックが CLB ファンクション ジェネレータ (LUT) に割り当てられます。 ドロップダウン リストから、オプションを選択します。
- [Area]
LUT の数 (結果的には CLB の数) を低減することを優先します。
- [Speed]
LUT のレベル数 (パスが通過する LUT の数) を低減することを優先します。 このオプションを選択すると、デザインが配置配線されたときにタイミング制約を達成しやすくなります。 ほとんどのデザインでは LUT の数は [Area] に比べてそれほど増加しませんが、大幅に増加する場合もあります。
- [Balanced]
上記 2 つのオプションのバランスが取られます。 このオプションでは、[Speed] に近い結果が得られますが、LUT の数が大幅に増加するのを防ぎます。
- [Off]
最適化を実行しません。
デフォルトでは、このプロパティは [Area] に設定されています。
- [Generate Detailed MAP Report]
詳細なレポートを生成するかどうかを指定します。 詳細なマップ レポートには、削除された重複ブロック、マップ プロセスで結合された信号、 展開されたロジック、信号の相互参照、シンボルの相互参照が示されます。
デフォルトではこのプロパティは False (チェック ボックスはオフ) に設定されており、詳細なマップ レポートは生成されません。
- [Use RLOC Constraints] (アドバンス プロパティ)
CLB 同士の相対的な配置情報を含む RLOC 制約を使用するかどうかを指定します。 ドロップダウン リストから、オプションを選択します。
デフォルトでは、このプロパティは [Yes] に設定されています。
- [Pack I/O Registers/Latches into IOBs]
I/O セル内へのフリップフロップまたはラッチの配置を制御します。 通常、デザイン入力でフリップフロップまたはラッチを I/O セル内に配置するよう指定されていなければ、フリップフロップおよびラッチは I/O セル内に配置されません。 このオプションを使用すると、デザイン入力段階の後でもこれを制御できます。 ドロップダウン リストから、オプションを選択します。
- [Off]
デザイン入力で指定されている場合以外は、フリップフロップおよびラッチは I/O セル内に配置されません。
- [For Inputs Only]
フリップフロップまたはラッチを入力 I/O セル内にのみ配置します。
- [For Outputs Only]
フリップフロップまたはラッチを出力 I/O セル内にのみ配置します。
- [For Inputs and Outputs]
フリップフロップまたはラッチを、入力および出力の両方の I/O セル内に配置します。
デフォルトは、Virtex-5 で [Off] に、それ以外のデバイスで [For Inputs and Outputs] に設定されています。
- [Maximum Compression] (アドバンス プロパティ) (Spartan-6、Virtex-5、Virtex-6 のみ)
オンになっていると、デザイン ロジックができるだけ高い集積度でパックされます。 これにより、配置配線のパフォーマンスが悪化することがあります。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [CLB Pack Factor Percentage] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Virtex-4 のみ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を False (チェック ボックスを空白) に設定した場合のみ使用可能です。
ロジックをマップする際に使用する CLB の割合をパーセントで指定します。 値を大きくすると、パック密度は低くなります。 数値を小さくして密度を高くすると、配置配線が困難になる場合があります。
デフォルトでは、ターゲット デバイスではすべての CLB が使用可能であることを示す 100 (%) に設定されています。
- [LUT Combining] (アドバンス プロパティ) (Spartan-6、Virtex-5、Virtex-6 のみ)
LUT ペアと共通の入力を 1 つのデュアル出力の 6 入力 LUT にまとめて、エリア問題を改善できます。 この最適化により、デザイン速度が遅くなることがあります。 ドロップダウン リストから、オプションを選択します。
Spartan-6 デバイスの場合、デフォルトは [Auto] です。 それ以外のデバイスの場合は [Off] がデフォルトです。
- [Map Slice Logic into Unused Block RAMs] (アドバンス プロパティ)
LUT およびフリップフロップをブロック RAM 内に配置するかどうかを指定します。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Power Reduction] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Spartan-6、Virtex-4、Virtex-6 のみ)
メモ : このプロパティは、[Perform Timing-Driven Packing and Placement] を True (チェック ボックスをオン) に設定した場合のみ使用可能です。
オンにすると、マップでタイミング ドリブン パッキングおよび配置中に消費電力を削減するために配置が最適化されます、
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Power Activity File] (アドバンス プロパティ) (Spartan-3、Spartan-3A、Spartan-3E、Spartan-6、Virtex-4、Virtex-6 のみ)
電力削減のためにデザインを最適化する際にマップのガイドに使用されるシミュレーション ファイル (*.vcd または *.saif) を指定できます。 このファイルは、デザインでシミュレーションを実行したときの出力です。 マップではこのファイルを使用して内部信号 (入力または出力ではなく、デザイン内部の信号) の周波数やアクティビティ レートを設定し、電力を削減します。
デフォルトでは、このプロパティに値 (ファイル名) は入力されていません。
メモ : 正確なアクティビティ レートを調べるには、シミュレーションが最も確実な方法です。 バックアノテートされた配置配線後のシミュレーションの結果は、最も正確に物理的なインプリメンテーションを表しているので、最適なアクティビティ レートを決定するのに最適なデータです。
- [Enable Multi-Threading] (アドバンス プロパティ) (Spartan-6、Virtex-5、Virtex-6 のみ)
複数のプロセッサを使用するかどうかを指定し、配置と配線の両方でマルチスレッド機能を含めます。 False (チェック ボックスをオフ) にすると、使用されるプロセッサは 1 つだけになります。
True (チェック ボックスをオン) に設定すると、使用されるプロセッサの数が自動的に指定されます。 True (オン) に設定すると、このプロパティがマップで記述された Native Circuit Description (NCD) デザイン ファイルで配置配線プロセスに渡されるので、[Place and Route] プロセスはマルチスレッドが使用された状態で自動的に実行されます。
デフォルトでは、False (チェック ボックスはオフ) になっています。
- [Other Map Command Line Options] (アドバンス プロパティ)
追加のコマンド ライン オプションを入力します。 複数のオプションを入力する場合は、スペースで区切ります。 ここで入力するオプションは、コマンド ラインでほかのプロパティ オプションより前に表示されます。 ダイアログ ボックスのプロパティと重複したオプションは入力しないでください。
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