Virtex-4

このアプリケーション ノートでは、Virtex-4 RocketIO ビットエラー率テスタ (XBERT) リファレンス デザインのインプリメンテーションについて説明します。 XBERT リファレンス デザインは、ひとつの Virtex-4 FPGA にエンベデッドされた Virtex-4 RocketIO マルチギガビット トランシーバ (MGT) ポート間のひとつ、または複数の point-to-point リンク上のエンコード化されていない、または 8B/10B エンコード化された高速シリアル データを生成し検証します。

このアプリケーション ノートでは、Virtex™-4 デバイスでインプリメントされた CIO DDR RLDRAM II コントローラ デザインについて説明します。

このアプリケーション ノートでは、LPM アルゴリズムのソフトウェアとハードウェア インプリメンテーション間の性能を比較します。Virtex™-4 FPGA の APU インターフェイスを使用するハードウェア インプリメンテーションがソフトウェア インプリメンテーションよりどのように優れているかを示します。

量産出荷が始まった後でも、 および Virtex™-4 EasyPath FPGA で 「インシステム ECO」 (エンジニアリング チェンジ オーダー) 機能を利用することができ、LUT と I/O への変更ができます。 このアプリケーション ノートでは、FPGA Editor ツールを使用して簡単な方法でこれらの変更を行う方法を説明します。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

UltraController-II は、Virtex™-4 および Virtex-II Pro Platform FPGA に組み込まれている PowerPC™ 405 (PPC405) プロセッサ コアに基づいている最小のフットプリント エンベデッド処理エンジンです。システム設計者は、ソフトウェアのアルゴリズム フレキシビリティで高性能 FPGA ファブリックを使用してさらなる自由度を得るために UltraController-II ブラック ボックス処理エンジンをより大きい ISE デザインに容易に組み込むことができます。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

浮動小数点ユニット (FPU) コプロセッサ付きの Virtex™-4 FX PowerPC™ 405 システムのインプリメント方法について説明します。

放送業界用のオーディオとビデオ接続性ソリューションに関するこの資料の概要は、以前にリリースされなかった新規デザインとともに、以前に発行されたシリアル ビデオ アプリケーション ノートの最新改訂版を含んでいます。 オリジナルのアプリケーション番号のリストについては序文を参照してください。

このアプリケーション ノートでは、ひとつの Virtex™-4 デバイスでインプリメントされた、4 つの シングル チャネル SPI-3 (PL3) Link Layer コア (v4.1) にひとつの 4 チャネル ザイリンクス SPI-4.2 (PL4) コア (v8.1) をブリッジするのに使用されるリファレンス デザインについて説明します。

この資料は、EN014 (Virtex-4 FX CES2 および CES3 デバイス) と EN042 (Virtex-4 CES4 デバイス) のエラッタ に記載された Virtex™-4 RocketIO™ マルチギガビット トランシーバ (MGT) 静止状態での動作に関連する詳細な情報を含んでいます

このアプリケーション ノートでは、物理記憶容量の一部が非常に豊富な情報を保存するハードディスク ドライブ(HDD) 配列である Redundant Array of Independent Disks (RAID) について説明します。 データは、配列にディスク 1 つ以上 (ひとつの異常を起こしたディスク セクタを含む)、またはアクセス パスが機能しなかった場合に物理記憶から再生されます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートでは、Virtex™-4 FPGA 内の PowerPC™ コア上で動作するウェブ サーバのエンベデッド システム デザイン例を説明します。 システムはエンベデッド開発キット (EDK) を使用して設計されています。 また、ウェブ クライアントとしてシステムをセットアップする方法、および PowerPC プロセッサ上で動作するウェブ サーバに接続する方法について説明します。

このアプリケーション ノートでは、エンベデッド開発キット (EDK) を使用してデザインされた MicroBlaze™ ソフト プロセッサで動作するウェブ サーバのエンベデッド システム例について説明します。 また、ウェブ クライアントとしてシステムをセットアップする方法、および MicroBlaze プロセッサ上で動作するウェブ サーバに接続する方法について説明します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

OPB USB 2.0 デバイス コアは、USB 高速デバイスの機能性を実現し、USB 2.0 仕様に準拠しています。

ML402 評価プラットフォームの OPB IIC のためのリファレンス システム

カスタム IP を作成する Create IP Wizard の使用方法とそれを EDK で使用する方法について説明します。

このアプリケーション ノートでは、ML410 上の OPB PCI を使用してリファレンス システムを構築する方法について説明します。

オン ダイ ターミネーション (ODT) は、改善されたシグナル インテグリティを通してプリント基板 (PCB) インター チップに高いシグナル レートでインターフェイスします。しかしながら、ODT を使用する場合は、関連したパワー ペナルティが時々あります。このアプリケーション ノートでは、パワー ペナルティの理由について説明し、インタフェースの内部的、外部的にターミネートされたバージョンのシグナル インテグリティと消費電力を比較するためのシミュレーション テクニックについて示します。

このアプリケーション ノートでは、Virtex™-4 PLB トライモード イーサネット メディア アクセス コントローラ (PLB_TEMAC) を使用してエンベデッド PowerPC™ システムを構築する方法を示すリファレンス システムについて説明します。

このアプリケーション ノートでは、LogiCORE™ ソリューションを使用する PCI-X デザインのダイナミック バス モード リコンフィギュレーションについて説明します。PCI-X と PCI の互換性をサポートする FPGA をダイナミックにリコンフィギュレーションするために CPLD を使用した電源投入後に Virtex™-4 および Virtex-5 FPGA をダイナミックにリロードする方法を示します。

このアプリケーション ノートでは、直交振幅変調 (QAM) 信号のベースバンド復調、および、特に配分率デシメータ ブロックの使用について説明します。 また、多相デシメーティング フィルタ アーキテクチャを概説し、配分率デシメータ 、ザイリンクス System Generator 8.1i インプリメンテーションとその結果について解説します。

このアプリケーション ノートでは、OPB Central DMA での PLB DDR2 の使用についての情報を提供します。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

この資料では、3.125 Gb/s 以下のデータ レートで動作する Virtex™-4 FX RocketIO™ マルチギガビット トランシーバ (MGT) を動作させるデザイン テクニックとリファレンス回路を示します。

このアプリケーション ノートでは、どのように 32 ビット MicroBlaze™ プロセッサが広域データ幅メモリに容易にアクセスできるかを示します。 また、デザインもオンチップ ペリフェラル バス (OPB) に接続するため IBM PowerPC™ (PPC405) の使用に適しています。 リファレンス デザインは、既存のザイリンクス EDK SDRAM インターフェイスへの変更、32 ビット プロセッサから 64 ビット データ バスへのアクセスを可能にします。

シリコン費用、柔軟性、およびスケーラビリティ トレードオフを含む W-CDMA 機器メーカーで直面していたインプリメンテーションに関連する課題に加えて標準的な W-CDMA ベース ステーションのベースバンド処理の概要を示します。

このアプリケーション ノートでは、Micron DDR2 SDRAM デバイスとインターフェイスする Virtex™-4 デバイスの 267MHz 以上の DDR2 コントローラのインプリメンテーションについて説明します。

このアプリケーション ノートでは、Virtex™-4 FX FPGA のエンベデッド PowerPC™ 405 (PPC405) 、および APU-enhanced システムの主な機能について説明します。 プロセッサと FPGA 間の APU 転送データを説明する例を含んでいます。

このアプリケーション ノートでは、Virtex-II Pro™ および Virtex-4™ Platform FPGA ファミリの両方にインプリメントされた トリプル エラー訂正 Reed-Muller (RM) について説明します。

このアプリケーション ノートでは、Virtex™-4 XC4VLX25 FF668 -10 デバイスでインプリメントされた DDR SDRAM コントローラについて説明します。 このインプリメンテーションは、データ キャプチャおよびデータ ライン上の遅延を調節する自動キャリブレイション回路用にダイレクト クロッキングを使用します。

このアプリケーション ノートでは、133 MHz、64 ビット PCI-X インターフェイスと Virtex™-4 デバイスの 128 MB ダブル データ レート (DDR)、スモール アウトライン デュアル インライン メモリ モジュール (SODIMM) インターフェイス間のブリッジのインプリメンテーションについて詳細に説明します。 リファレンス デザインは、133 MHz で 64 ビット データの 4KB バーストまで読み書きができます。

Virtex™-4 ChipSync™ テクノロジは、設計者がさまざまなメモリとネットワーク アプリケーションを作成するのを可能にします。 この資料では、UG070: Virtex-4 ユーザー ガイドで記述されていない ChipSync 動作の詳細について説明します。

Virtex™-4 DSP48 スライスのフル スループットは、 ダブル データ レート (DDR) のテクニックで 2 つのデータ ストリームを時間的多重化することにより達成することができます。アルファ ブレンディングはこのテクニックの例です。このアプリケーション ノートでは、アルファ ブレンディング リファレンス デザインについて説明します。

このアプリケーション ノートでは、Virtex™-4 デバイスのための4 ワード バースト QDR II SRAMインターフェースのインプリメンテーションとタイミングの詳細について説明します。 合成可能なリファレンス デザインは、Virtex-4 ファミリのユニークな I/O およびクロック能力を利用して 300 MHz (600 Mb/s) までのレベルまでのパフォーマンスを達成し、43.2 Gb/s の各 36 ビット メモリ インターフェイスの総処理能力になります。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、リファレンス システムを基にした PowerPC™ 405 プロセッサの Cypress CY7C67300 USB コントローラをサポートするオンチップ ペリフェラル バス (OPB) 外部ペリフェラル コントローラ (EPC) の使用方法を示します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、C-to-HDL ツールがソフトウェア システムの重要な機能からハードウェア コプロセッサをどう容易に作成することができるかを説明します。 補助プロセッサ ユニット (APU) コントローラは、エンベデッド PowerPC™ プロセッサとファブリック コプロセッサ モジュール (FCM) を密接に結合し、低いレイテンシ、高帯域通信パスを提供します。 このアプリケーション ノートでは、Virtex™-4 FX APU コントローラを使用してハードウェア ドメインへ集約的な演算処理機能を移動し、PowerPC プロセッサに置くことによって加速されたマンデルブロ イメージ世代アプリケーションを示します。

このアプリケーション ノートでは、Virtex®-4 または Virtex-5 FPGA ファミリのデシリアライズ機能を活用しながら、シリアル LVDS 出力で Texas Instruments 社のアナログ/デジタル コンバータ (ADC) を これらの FPGA とインターフェイスさせる方法について説明します。

PowerPC™ 405 プロセッサ コア、および Virtex™-4 Platform FPGA に組み込まれた TEMAC コアに基づくネットワーク処理エンジンに組み込まれた、最小のフットプリントのトライモード イーサネット MAC (TEMEC) UltraController-II モジュールについて説明します。

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、アクセラレートされた BER 測定のシステムについて説明します。

このアプリケーション ノートでは、Micron DDR2 SDRAM デバイスに接続する Virtex™-4 デバイスの 267 MHz DDR2 コントローラ インプリメンテーションについて説明します。

このアプリケーション ノートでは、Virtex™-4 デバイスでダイレクト クロッキング テクニックを使用した DDR2 SDRAM フィジカル レイヤー デザインについて説明します。 ダイレクト クロッキング テクニックは、各 I/O ブロック (IOB) で提供される 64 タップ絶対遅延ラインなどの Virtex-4 ファミリに特有のアーキテクチャ機能を利用します。

Virtex®-II Pro、Virtex-4 および Virtex-5 FPGA ファミリ用に 3.3V PCI ソリューションについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

このアプリケーション ノートでは、ML405 ボードと MontaVista Linux 4.0 を使用してトライモード イーサネット (TEMAC) パフォーマンス テスト システムを再作成する方法についてのインストラクションを説明します。

This document provides information for debugging board level problems by using ChipScope™ Pro with Endpoint for PCI Express designs using Virtex™-4, Virtex-5, Virtex-II Pro FPGAs, the Endpoint PIPE for PCIe core using Spartan™-3/-3E/-3A FPGAs, and in the Endpoint Block Plus for PCIe core with Virtex-5 devices.

このアプリケーション ノートでは、Endpoint Block Plus Wrapper、Endpoint、および Endpoint PIPE for PCI Express® ザイリンクス ソリューションで提供するプログラムド入力/出力 (PIO) デザインを実行するための Memory Endpoint Test (MET) デモンストレーション ドライバを使用して説明します。

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

エラー訂正の ITU-G.709 規格は、LogiCORE™ Reed-Solomon (RS) エンコーダとデコーダコアを使用した Virtex™-4 および Virtex-5 Platform FPGA の両方で実行されインプリメントされます。

このアプリケーション ノートでは、Virtex®-II Pro、Virtex-II Pro X、Virtex-4、Virtex-5、Spartan®-3E、Spartan-3 FPGA 2.5V LVPECL および低電圧差動信号 (LVDS) を含むザイリンクス 2.5V 差動レシーバと 3.3V LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) のインターフェイス方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

このアプリケーション ノートでは、テレコミュニケーション アプリケーション用の Virtex® および Spartan® FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL の性能およびループの安定性は評価されています。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、ARINC Specification 664、Part 7 に定義されたとおりの AFDX (Avionics Full-Duplex Switched Ethernet) のアーキテクチャおよび基礎の概要を説明します。また、Virtex®-4 および Virtex-5 アーキテクチャへの AFDX エンド システムで必要とされる多様なファンクション ブロックのマップ手法を紹介します。

This Application Note describes a data capture technique for a high-performance DDR2 SDRAM interface. This technique uses the Input Serializer/Deserializer (ISERDES) and Output Serializer/Deserializer (OSERDES) features available in every Virtex™-4 I/O. This technique can be used for memory interfaces with frequencies of 267MHz (533Mb/s) and above.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

This application note describes the use of configuration scrubbing and readback in the Virtex®-4 family of FPGAs for detecting and correcting single-event effects induced by cosmic rays.

完全なシステムは、Simulink を使用したサイクルが正確な最良なモデルですが、カスタム DSP アルゴリズムは、MATLAB® を使用した数学的に最良なモデルです。 これらの 2 つのモデル分野の統合は、FPGA に DSP システムを設計する効率的な手法を提供します。

AccelDSP 合成ツールは、FPGA 上のインプリメンテーションでアルゴリズムを固定小数点モデルに変換する際に、自動化、加速化、および視覚化においてすばらしい利点を提供します。

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

このホワイト ペーパーは、システム、およびボード設計者のためにザイリンクス Patform Flash PROM がどのように FPGA コンフィギュレーション デザインを簡素化するかに着目しています。

すべてのディープ サブミクロン デザインで広がる傾向にある望まれていないトランジスタの挙動、負バイアス温度不安定度 (NTBI) について説明します。

このペーパーでは、Virtex™-4 FPGA を使用することで達することができるパフォーマンスのレベルについて示します。

このペーパーでは、詳細なユーザ制約ファイル (UCF) またはユーザーが評価している指定されたクロック ドメインで達成可能な最も性能が良いベンチマーク デザインで実際のデザインにおけるデザイン性能を最大にするのに使用される Xplorer™ のような合成とインプリメンテーション ツールの戦略について説明します。

This white paper discusses the various memory interface controller design challenges and Xilinx solutions, including how to use the Xilinx software tools and hardware-verified reference designs to build a complete memory interface solution for your own application, from low-cost DDR SDRAM applications to higher-performance interfaces like the 667Mb/s DDR2 SDRAMs.

慎重に設計されたトラフィック管理ソリューションは、ロジックに関してカスタマの必要性に正確に対応することができます。カスタマは必要なシリコン代を払うだけです。 したがって、FPGA はこの市場におけて、費用に対し最も効率の良い高性能のソリューションを提供します。 ザイリンクス FPGA は最良のソリューションを提供します。

この資料では、ザイリンクス FPGA を対象としたアルゴリズム合成の AccelDSP™ 合成ツールでサポートされたビルトイン、およびツールボックス機能に加えてオペレータも含んだ MATLAB 言語のサブセットの簡潔な概要を説明します。

Considerable effort has been taken into reducing static power in the Virtex™-4 FPGAs. To this end, it is important to consider a realistic FPGA operating temperature.

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

ネットワークとしての RPR の説明、必要なネットワークの機能性を提供するために MAC がどのように動作するか、MAC の Virtex™-4 インプリメンテーションのハイレベルな観点、 デバイス サイズ、いくつかのシステム設計の例などについて説明します。

この資料は、対象とされたデバイスに効率的にマップする HDL コードの作成に重点をおきます。 このペーパーは、デザイン パフォーマンス向上のためのコーディング スタイルとヒントを示します。 適切な FPGA コーディング プラクティスを何度も行い、既知のテクニックは、最新のザイリンクス FPGA アーキテクチャに直接適用されることを表します。

M2C-Accelerator は、潜在的な障害を排除する加速度的 MBD 検証のために浮動小数点 MATLAB から固定小数点 C++ に変換することにより、ザイリンクス AccelDSP™ モデルベースのデザイン ソリューションを拡張します。

IP-Explorer テクノロジの AccelDSP™ 合成ツールは、様々なマクロ アーキテクチャから自動的に選択するツールを許容することにより IP ブロックを使用して試行錯誤を排除します。

ザイリンクス ISE ソフトウェアの物理的合成と最適化ツールは、インプリメンテーションのパッキングとプレイスメントの段階中、FPGA デザインのストラクチャを再試験するために作成されました。

このホワイト ペーパーでは、 90nm FPGA の性能対消費電力について、および Virtex™-4 ファミリが高性能と低消費電力の両方をどのように最善に提供するかについて説明します。

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

This white paper explores the factors of PCI Express® technology and how they affect the performance of a system. This document also provides performance results from two systems that use the Xilinx® Endpoint Block Plus Wrapper for PCI Express in the Virtex®-5 FPGA Integrated Endpoint Block for PCI Express designs.

このホワイトペーパーでは、ザイリンクスの Power Estimator を使用してデザインの電力要件を解析する手順を説明します。

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

このホワイト ペーパーでは、様々なデジタル テレビ規格とケーブル、衛星、地上波、およびモバイル システムのザイリンクスで利用可能なフォワード エラー訂正ソリューションに関連する概要を説明します。

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx® FPGAs.

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

このホワイト ペーパーでは、ザイリンクス FPGA のプリント基板設計の信号解析要件と方法について議論します。

このホワイト ペーパーは、RTCA DO-254 および EUROCAE ED-80 について高レベルの概要を記載し、 ザイリンクスがいかに認定基準を満たす航空電子工学システムの設計をサポートするかについて述べています。

このホワイト ペーパーは、IEEE Transactions on Device and Materials Reliability で公表された 2005 ザイリンクス Rosetta 実験の結果をアップデートし、未解決の課題を明らかにするとともに、90nm および 65nm テクノロジ ノードの追加結果を記載しています。

This white paper covers the different kinds of IIR filters and structures, and, with the use of The MathWorks® tools, shows how these structures can be mapped to the Xilinx® FPGA architecture.