Virtex-5

Virtex®-5 TXT および FXT FPGA のエラッタ

次の Virtex®-5 デバイスのエラッタ : XC5VFX30T CES、XC5VFX70T CES、XC5VFX100T CES、XC5VFX130T CES、および XC5VFX200T CES FPGA

次の Virtex®-5 デバイスの エラッタ : XC5VFX30T、XC5VFX70T、XC5VFX100T、XC5VFX130T、および XC5VFX200T CES9988 FPGA

以下の Virtex™-5 ES デバイスのエラッタ ： XC5VLX30CES、XC5VLX50CES、XC5VLX85CES、XC5VLX110CES、XC5VLX220CES および XC5VLX330CES。

以下の Virtex™-5 LXT デバイスのエラッタ ： XC5VLX30TCES、XC5VLX50TCES、XC5VLX110TCES および XC5VLX330TCES。

次のVirtex®-5 SXT デバイスのエラッタ ： XC5VSX35TCES および XC5VSX50TCES

このレポートでは、ファイバ チャネル仕様に対しての Virtex™-5 RocketIO™ GTP トランシーバの電気的性能評価テストを説明します。

このレポートは、シリアル ATA ジェネレーション 2 (3 Gb/s) 仕様に対しての Virtex™-5 RocketIO™ GTP トランシーバの電気的性能特性評価テストについて説明します。

このレポートは、Virtex™-5 GTP トランシーバと Virtex-4 RocketIO™ MGT 間での相互運用の定量化されたテストを実現するために使用される条件、結果、および手順についてお知らせします。

このレポートは、Virtex™-5 GTP トランシーバと Virtex-II Pro RocketIO™ MGT 間での相互運用の定量化されたテストを実現するために使用される条件、結果、および手順についてお知らせします。

この特性評価レポートでは、OIF-CEI-02.0 仕様 (「Common Electrical I/O (CEI) - Electrical and Jitter Interoperability agreements for 6G+ bps and 11G+ bps I/O」) に対する Virtex®-5 FPGA RocketIO™ GTX トランシーバの電気的性能評価テストを説明します。

This report compares the electrical performance of the Virtex®-5 FPGA RocketIO™ GTX transceiver against the 2.0 PCI Express® specifications.

This document serves as a general characterization report for the Virtex®-5 FPGA RocketIO™ GTX transceiver. The measurement results in this report provide a detailed view of the behavior of the transceiver across process, voltage, and temperature corners.

この特性評価レポートは、仕様化されたプロセス、電圧、および温度 (PVT) 条件にわてって Virtex®-5 LXT と SXT RocketIO™ GTP トランシーバの FPGA 特性評価結果を提供します。

このレポートは、1 つのフェーズ ロックド ループ (PLL) で 2つのエンハンスド デジタル クロック マネージャ (DCM)、およびクロック リソースを結合する Virtex™-5 クロック マネージメント タイル (CMT) で実行された特性評価の結果です。

このレポートでは、ギガビット イーサネット シリアル プロトコル スタンダードに対して、GTP トランシーバの電気的性能評価テストを説明します。

このレポートでは、PCI Express 仕様に対して、GTP トランシーバの電気的性能評価テストを説明します。

このレポートでは、OC-48 仕様に対して、GTP トランシーバの電気的性能評価テストを説明します。

このレポートでは、10 Gb Attachment Unit Interface (XAUI) 仕様に対して、GTP トランシーバの電気的性能特性評価テストを説明します。

このレポートでは、Common Public Radio Interface (CPRI) 仕様に対する Virtex™-5 GTP トランシーバの電気的性能特性評価テストについて説明します。

Results of the most recent tests for reliability of Xilinx® devices. Xilinx publishes this report to provide customers with test data and results regarding the reliability of Xilinx products.

This guide describes the RocketIO™ GTX transceivers available in the Virtex®-5 TXT and FXT devices.

The Virtex®-5 FPGA User Guide includes chapters on clocking resources, clock management technology, phase-locked loops, block RAM, Configurable Logic Blocks (CLBs), SelectIO™ resources, and SelectIO logic resources.

このユーザー ガイドでは、Virtex®-5 デバイスのピン配置、パッケージの仕様、配置図、PCB デザインの規則、および熱データについて説明します。

This all-encompassing configuration guide includes detailed information on the Virtex®-5 FPGA configuration interfaces (JTAG, Serial, SelectMAP, SPI and BPI), and it discusses flows and techniques for bitstream encryption, readback and reconfiguration.

この資料では Virtex®-5 FPGA DSP48E スライスについて説明します。

このガイドでは、すべての Virtex®-5 デバイスで利用可能なシステム モニタ機能について説明します。

このガイドでは、Virtex®-5 LXT および SXT デバイスで利用可能な RocketIO™ GTP トランシーバについて説明します。

This guide describes the functionality of the dedicated Integrated Endpoint block for PCI Express® designs available in the Virtex®-5 LXT, SXT, TXT, and FXT devices.

This user guide describes the dedicated Tri-Mode Ethernet Media Access Controller (MAC) available in Virtex®-5 devices.

This reference guide describes the embedded processor block available in the Virtex®-5 FXT device.

このガイドでは、PCB およびインターフェイス レベルでデザインを決定するための戦略に焦点を合わせて Virtex®-5 デバイスでの PCB デザインに関する情報を提供します。

このリファレンス システムでは、ザイリンクス ML507 エンベデッド開発プラットフォームで使用される PCI Express® 用 PLBv46 エンドポイント ブリッジの機能を示します。

このアプリケーション ノートでは、SEU (Single Event Upset) 処理のストラテジおよび典型的な計算について、発生頻度の低いこれらのイベントに対応する場合の信頼性に重点をおきながら説明します。

このアプリケーション ノートでは、PCI Express® 用 PLBv46 エンドポイント ブリッジ コアを含む EDK システムのミュレーション実行方法について説明しています。PowerPC® 440 で動作している C コードが EDK システムを駆動します。

このアプリケーション ノートでは、PCI Express® 用 PLBv46 エンドポイント ブリッジ コアを含む EDK システムのミュレーション実行方法について説明しています。

このアプリケーション ノートでは、Virtex®-5 FPGA の入力/出力遅延 (IODELAY) プリミティブを使用し、高精度かつ広い同調範囲で調整可能なオシレータの作成方法について説明します。ここでは、調整可能なオシレータを 3 つの異なる使用モデルで説明しています。

This application note outlines the techniques for debugging PowerPC® 440 processor systems in hardware and simulation.

このアプリケーション ノートでは、FPGA ファミリの専用 I/O 機能を利用し、パラレル低電圧差動シグナル (LVDS) 入力で Fujitsu MB86064 デジタル アナログ変換器 (DAC) を Virtex®-5 FPGA にインターフェイスする方法を説明します。

このアプリケーション ノートでは、iMPACT を使用して Virtex®-5 FPGA の JTAG インターフェイスを通して間接的に BPI PROM をプログラムする方法を説明します。必要なハードウェアのセットアップ、BPI-UP PROM ファイルの生成、および間接的なプログラミング フローも説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

This application note covers the details (both hardware and software) of setting up successful configuration and reconfiguration of Virtex®-5 FPGAs from Platform Flash XL.

このアプリケーション ノートでは、ARINC Specification 664、Part 7 に定義されたとおりの AFDX (Avionics Full-Duplex Switched Ethernet) のアーキテクチャおよび基礎の概要を説明します。また、Virtex®-4 および Virtex-5 アーキテクチャへの AFDX エンド システムで必要とされる多様なファンクション ブロックのマップ手法を紹介します。

このアプリケーション ノートでは、ソフトウェアの不具合をデバッグするためのザイリンクス マイクロプロセッサ デバッガ (XMD) と GNU ソフトウェア デバッガ (GDB) の使用方法について説明します。

このアプリケーション ノートで説明している NI-DRU (Non-Integer Data Recovery Unit) は特に、Virtex®-5 LXT、SXT、TXT、FXT プラットフォームに搭載されている RocketIO™ GTP および GTX トランシーバ向けに設計され、LUT (ルックアップ テーブル) とフリップフロップで構成されています。NI-DRU は、データ レートの下限を 0Mb/s に、上限を 1,250Mb/s に拡張することで、エンベデッド高速トランシーバを完全なマルチ レート シリアル インターフェイスに最適なソリューションにします。

このアプリケーション ノートでは、Virtex®-5 FPGA 向け LogiCORE™ エンドポイント ブロック プラスを使用した、ダイレクト メモリ アクセス (DMA) データ転送のリファレンス デザインを説明します。

このアプリケーション ノートは、Linux オペレーティング システムのデバッグ手法について説明しています。ここでは、デバッグのブート問題、カーネル パニック、ソフトウェアおよびハードウェアのデバッガ ドライバとアプリケーションとの相互作用、その他のツールについて説明します。

This application note describes the controller and the data capture technique for high-performance DDR3 SDRAM interfaces. This data capture technique uses the Input Double Data Rate (IDDR) and Output Double Data Rate (ODDR) features available in every Virtex®-5 FPGA I/O.

This application note is a collection of audio and video connectivity solutions for the broadcast industry. It describes how to use Virtex®-5 FPGAs to implement serial digital video and audio interfaces commonly used in the professional video broadcast industry. The associated reference designs support many video rates and standards, and provide for embedded audio.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

This application note describes a system using the Virtex™-5 Embedded Tri-Mode Ethernet MAC (Ethernet MAC) Wrapper core on a Xilinx® Virtex-5 ML505 development board.

ECC および MIG DDR2 コントローラで RAID6 パリティ生成/データ回復コントローラのハードウェア アクセラレータについて説明します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

オン ダイ ターミネーション (ODT) は、改善されたシグナル インテグリティを通してプリント基板 (PCB) インター チップに高いシグナル レートでインターフェイスします。しかしながら、ODT を使用する場合は、関連したパワー ペナルティが時々あります。このアプリケーション ノートでは、パワー ペナルティの理由について説明し、インタフェースの内部的、外部的にターミネートされたバージョンのシグナル インテグリティと消費電力を比較するためのシミュレーション テクニックについて示します。

Virtex™-5 デバイスには、各入力ピンに関連している高精度プログラマブル遅延エレメント (IDELAY) があります。このアプリケーション ノートでは、1 つの DCM、2 つのグローバル クロック リソース、および最小限の FPGA ロジック リソースを使用して、データ ストリームの 8X オーバーサンプリングをどのようにインプリメントするかを説明します。このソリューションは、複数の DCM を使用することで手法よりよいジッタ トレランスを提供します。適切なデータ リカバリ スキームと対になった場合、このオーバー サンプリング テクニックは、550 Mb/s までの多くの異なったデータ プロトコルで使用することができます。270Mb/s で動作する SD-SDI (SMPTE 259M) レシーバをインプリメントするリファレンス デザインも含まれています。

このアプリケーション ノートでは、16 チャネル、ソース同期 DDR LVDS インターフェイスについて説明します。レシーバは、各 16 データ チャネル上で 1:6 デシリアライゼーションを動作します。XAPP855 と同様で、デザインには追加された性能のためのリアルタイム ウィンドウ モニタリング回路を含んでいます。このリファレンス デザインは、初期化およびダイナミックに動作中にプロセス、電圧、および温度 (PVT) に関連しているスキューを調整し、補正します。

このアプリケーション ノートでは、LogiCORE™ ソリューションを使用する PCI-X デザインのダイナミック バス モード リコンフィギュレーションについて説明します。PCI-X と PCI の互換性をサポートする FPGA をダイナミックにリコンフィギュレーションするために CPLD を使用した電源投入後に Virtex™-4 および Virtex-5 FPGA をダイナミックにリロードする方法を示します。

このアプリケーション ノートでは、直交振幅変調 (QAM) 信号のベースバンド復調、および、特に配分率デシメータ ブロックの使用について説明します。 また、多相デシメーティング フィルタ アーキテクチャを概説し、配分率デシメータ 、ザイリンクス System Generator 8.1i インプリメンテーションとその結果について解説します。

この Virtex™-5 アプリケーション ノートでは、SFI-4.1 インターフェイス、16 チャネル、SDR で動作するソース同期 LVDS インターフェイスについて説明します。トランスミッタは、データ用に 16 LVDS ペアとフォワーデッド クロック用にひとつの LVDS ペアを必要とします。また、トランスミッタはデータ用に 16 LVDS ペアとソース同期クロック入力用にひとつの LVDS ペアを必要とします。レシーバのタイミングは、詳細に説明されハードウェアで特性評価されます。

このアプリケーション ノートでは、16 チャネル、ソース同期 DDR LVDS インターフェイスについて説明します。デザインは、Virtex™-5 I/O ChipSync™ 機能を利用して、初期化で各デバイスのダイナミック セットアップ/ホールド タイミングを作成するレシーバ データパスの遅延を調整し、製造プロセスに関連しているスキューを相殺します。レシーバは、各 16 データ チャネル上で 1:8 デシリアライズを実行します。

このアプリケーション ノートでは、 Virtex®-5 デバイスでの 4 ワード バースト 四重化データ レート (QDR II) SRAM インターフェイスのインプリメンテーションとタイミングの詳細について説明します。

このアプリケーション ノートでは、Virtex™-5 デバイスを一般的な I/O (CIO) ダブル データ レート (DDR) のレイテンシを削減した DRAM (RLDRAM II) デバイスとインターフェイスする方法について説明します。

このアプリケーション ノートでは、Virtex™-5 デバイスにインプリメントされた 200-MHz DDR SDRAM メモリ コントローラについて説明します。 このリファレンス デザインは、リード データ タイミングを調整するために Virtex-5 ChipSync 機能を使用します。 完全な FPGA デザインへの統合を実現するために簡単なバックエンド ユーザー インターフェイスを提供します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、Virtex®-4 または Virtex-5 FPGA ファミリのデシリアライズ機能を活用しながら、シリアル LVDS 出力で Texas Instruments 社のアナログ/デジタル コンバータ (ADC) を これらの FPGA とインターフェイスさせる方法について説明します。

このアプリケーション ノートでは、高性能 DDR2 SDRAM インターフェイスのコントローラとデータキャプチャのテクニックについて説明します。 このデータ キャプチャ テクニックは、あらゆる Virtex®-5 I/O で利用可能な入力シリアライザ/デシリアライザと出力ダブル データ レート(ODDR) 機能を使用します。

Virtex®-II Pro、Virtex-4 および Virtex-5 FPGA ファミリ用に 3.3V PCI ソリューションについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

このアプリケーション ノートでは、Virtex™-5 LXT FPGA の PCI Express® デザイン用に統合されたエンドポイント ブロック ブロックを使用して、point-to-point (FPGA から FPGA) 高速シリアル パケット転送の機能のリファレンス デザインについて説明します。

このアプリケーション ノートでは、ザイリンクスの DSP IP ポートフォリオを使用して、デジタル Up/Down コンバータ (DUC/DDC) を効果的にインプリメントする方法について説明します。Spartan™-DSP および Virtex™-5 FPGA において、UMTS と CDMA2000 用の 2 つの例 DCU/DDC を提供します。

This document provides information for debugging board level problems by using ChipScope™ Pro with Endpoint for PCI Express designs using Virtex™-4, Virtex-5, Virtex-II Pro FPGAs, the Endpoint PIPE for PCIe core using Spartan™-3/-3E/-3A FPGAs, and in the Endpoint Block Plus for PCIe core with Virtex-5 devices.

このアプリケーション ノートでは、Endpoint Block Plus Wrapper、Endpoint、および Endpoint PIPE for PCI Express® ザイリンクス ソリューションで提供するプログラムド入力/出力 (PIO) デザインを実行するための Memory Endpoint Test (MET) デモンストレーション ドライバを使用して説明します。

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

エラー訂正の ITU-G.709 規格は、LogiCORE™ Reed-Solomon (RS) エンコーダとデコーダコアを使用した Virtex™-4 および Virtex-5 Platform FPGA の両方で実行されインプリメントされます。

このアプリケーション ノートでは、Virtex®-5 LXT プラットフォームの GTP トランシーバで SATA 初期化をサポートするテクニックについて説明します。

このアプリケーション ノートでは、Virtex®-II Pro、Virtex-II Pro X、Virtex-4、Virtex-5、Spartan®-3E、Spartan-3 FPGA 2.5V LVPECL および低電圧差動信号 (LVDS) を含むザイリンクス 2.5V 差動レシーバと 3.3V LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) のインターフェイス方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

このアプリケーション ノートでは、テレコミュニケーション アプリケーション用の Virtex® および Spartan® FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL の性能およびループの安定性は評価されています。

To communicate that Xilinx is discontinuing certain Development Systems Products.

This user guide provides a detailed description of each component and peripheral available on the ML501 Evaluation Platform. The ML501 board is a low-cost, entry-level platform for evaluation of Virtex®-5 LX FPGAs.

This user guide showcases various features of the Virtex®-5 FXT FPGA ML507 development board. It describes the hardware platform, the HelloWorld software application, and the BlueCat Linux images.

シグナル インテグリティ シミュレーション キットは、Virtex®-5 FPGA RocketIO™ GTX トランシーバを使用したチャネル デザインを評価するシミュレーション環境を提供します。本書は、キットに同梱されるデザイン例の使用方法を説明し、各自のニーズに合うようそれを変更する際に役立ちます。

The ML505/ML506/ML507 Getting Started Tutorial provides step-by-step instructions for setting up and using the Virtex®-5 ML505, ML506, and ML507 Evaluation Platforms. These boards come with a number of pre-installed demonstrations. This tutorial guides you through these demonstrations and provides instructions to run them on the ML50x boards.

This user guide introduces several designs that demonstrate Virtex®-5 device features using the ML505 (LXT), ML506 (SXT), and ML507 (FXT) Evaluation Platforms. The provided designs include processing systems based on the embedded PowerPC® 440 processor block, the MicroBlaze™ soft processor, the integrated Tri-mode Ethernet MAC, and the RocketIO™ GTP or GTX transceiver.

The ML50x boards enable designers to investigate and experiment with features of Virtex®-5 FPGAs. This user guide describes the features and operation of the ML505 (LXT), ML506 (SXT), and ML507 (FXT) Evaluation Platforms.

このユーザー ガイドでは、FPGA とシリアル PROM のチェーンをコンフィギュレーションする方法と Virtex®-5 LXT、SXT および FXT プロトタイプ プラットフォームの機能と動作について説明します。

このチュートリアルでは、Virtex™-5 ML501 評価プラットフォームを使用してセットアップのために順を追って説明します。 ML501 は、いくつかのプリインストールされたデモンストレーションおよびセットアップ プログラムで構成されています。 これらのプログラムは System ACE インターフェイス、Platform Flash、および SPI Flash で利用可能です。 この資料は、セットアップとデモンストレーションの手順を通して設計者に紹介します。

このユーザーガイドでは、ML501 評価プラットフォームを使用した Virtex™-5 LXT デバイスの特長を示すいくつかのデザインを紹介します。

このユーザー ガイドでは、ML521、ML523 および ML525 ボードを含む Virtex™-5 LXT シリーズ RocketIO™ characterization platforms の機能と動作について説明します。

このユーザー ガイドでは、Virtex™-5 ソケット開発プラットフォームの機能と動作方法を説明します。 これらのソケット ボードは異なったパッケージとスピード グレードで Virtex-5 LX デバイスをホストすることができます。 ボードの ''ピン ブレイクアウト エリア'' への利用可能なすべての I/O の拡張は、テストでの FPGA の簡単な調査と分析ができます。

このユーザー ガイドでは、Virtex-5 FPGA ML550 ソース動機インターフェイス ツール キットの最も重要な部分である Virtex®-5 FPGA ML550 ネットワーキング インターフェイス ボードについて説明します。

このユーザー ガイドでは、PCI および PCI Express デザイン用の Virtex™-5 ML555 開発キットについて説明します。

XGI SuperClock モジュール ユーザー ガイドでは、SuperClock モジュール アドオン ボードの機能性、動作、およびコンフィギュレーションの概要を説明します。

Virtex™-5 ML561 メモリ インターフェイス ツール キットは、Virtex-5 LXT Platform FPGA に基づいたアプリケーションをデザインして検証するために外部メモリ デバイスと接続する完全な開発プラットフォームを提供します。

This notice is to communicate that Xilinx is discontinuing certain Development Systems Products.

この資料には、Virtex®-5 デバイスの機能の概要が記載されています。デバイス サマリ、パッケージ オプション、および注文情報を含んでいます。

This data sheet specifies the electrical characteristics of the Virtex®-5 family of FPGAs, including absolute maximum ratings, recommended operating conditions, supply requirements, and switching characteristics.

パッケージ ファイルは ZIP 形式に圧縮された ASCII ファイルで提供されます。