Virtex-5 アプリケーション ノート

このアプリケーション ノートでは、Virtex™-II Pro™/Virtex-II Pro™ X 2.5V LVPECL/LVDS および Spartan™-3 2.5V LVDS を含むザイリンクス 2.5V 差動レシーバで 3.3V 差異 LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) とインターフェイスする方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

このアプリケーション ノートでは、iMPACT を使用して Virtex™-5 FPGA の JTAG インターフェイスを通して間接的に select BPI PROM をプログラムする方法を説明します。必要なハードウェアのセットアップ、BPI-UP PROM ファイルの生成、および間接的なプログラミング フローも説明します。

エラー訂正の ITU-G.709 規格は、LogiCORE™ Reed-Solomon (RS) エンコーダとデコーダコアを使用した Virtex™-4 および Virtex-5 Platform FPGA の両方で実行されインプリメントされます。

このアプリケーション ノートでは、Virtex™-5 LXT プラットフォームの GTP トランシーバで SATA 初期化をサポートするテクニックについて説明します。

このアプリケーション ノートでは、ザイリンクス VVirtex-5 ML505 開発ボードの Virtex™-5 エンベデッド トライモード イーサネット MAC ラッパー コアを使用したシステムについて説明します。

このアプリケーション ノートでは、Virtex™-5 および Spartan™-3E FPGA ファミリで導入されたシリアル ペリフェラル インターフェイス (SPI) コンフィギュレーション モードについて説明します。プロトタイプ デザインのザイリンクス ケーブルの ISE™ iMPACT インシステム プログラミング ソリューションを説明します。

このアプリケーション ノートでは、アクセラレートされた BER 測定のシステムについて説明します。

このアプリケーション ノートでは、LogiCORE™ ソリューションを使用する PCI-X デザインのダイナミック バス モード リコンフィギュレーションについて説明します。 PCI-X と PCI の互換性をサポートする FPGA をダイナミックにリコンフィギュレーションするために CPLD を使用した電源投入後に Virtex™-4 と Virtex-5 FPGA をダイナミックにリロードする方法を示します。

このアプリケーション ノートでは、直交振幅変調 (QAM) 信号のベースバンド復調、および、特に配分率デシメータ ブロックの使用について説明します。 また、多相デシメーティング フィルタ アーキテクチャを概説し、配分率デシメータ 、ザイリンクス System Generator 8.1i インプリメンテーションとその結果について解説します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、シリアライズされた LVDS 出力のアナログ-デジタル コンバータ (ADC) デバイスの高速 Texas Instruments (TI) ADS6000 ファミリを LVDS 入力として Virtex™-4 または Virtex-5 コンフィグされた I/O に接続する方法について説明します。

ECC および MIG DDR2 コントローラで RAID6 パリティ生成/データ回復コントローラのハードウェア アクセラレータについて説明します。

オン ダイ ターミネーション (ODT) は、改善されたシグナル インテグリティを通してプリント基板 (PCB) インター チップに高いシグナル レートでインターフェイスします。 しかしながら、ODT を使用する場合は、関連したパワー ペナルティが時々あります。 このアプリケーション ノートでは、パワー ペナルティの理由について説明し、インタフェースの内部的、外部的にターミネートされたバージョンのシグナル インテグリティと消費電力を比較するためのシミュレーション テクニックについて示します。

Virtex™-5 デバイスには、各入力ピンに関連している高精度プログラマブル遅延エレメント (IDELAY) があります。このアプリケーション ノートでは、1 つの DCM、2 つのグローバル クロック リソース、および最小限の FPGA ロジック リソースを使用して、データ ストリームの 8X オーバーサンプリングをどのようにインプリメントするかを説明します。このソリューションは、複数の DCM を使用することで手法よりよいジッタ トレランスを提供します。適切なデータ リカバリ スキームと対になった場合、このオーバー サンプリング テクニックは、550 Mb/s までの多くの異なったデータ プロトコルで使用することができます。270Mb/s で動作する SD-SDI (SMPTE 259M) レシーバをインプリメントするリファレンス デザインも含まれています。

このアプリケーション ノートでは、Virtex™-5 デバイスでの 4 ワード バースト 四重化データ レート (QDR II) SRAM インターフェイスのインプリメンテーションとタイミングの詳細について説明します。

このアプリケーション ノートでは、Virtex™-5 デバイスを一般的な I/O (CIO) ダブル データ レート (DDR) のレイテンシを削減した DRAM (RLDRAM II) デバイスとインターフェイスする方法について説明します。

このアプリケーション ノートでは、Virtex™-5 デバイスにインプリメントされた 200-MHz DDR SDRAM メモリ コントローラについて説明します。 このリファレンス デザインは、リード データ タイミングを調整するために Virtex-5 ChipSync 機能を使用します。 完全な FPGA デザインへの統合を実現するために簡単なバックエンド ユーザー インターフェイスを提供します。

Virtex™-II Pro、Virtex-4 および Virtex-5 FPGA ファミリ用に 3.3V PCI ソリューションについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

このアプリケーション ノートでは、Virtex™-5 LXT FPGA の PCI Express® デザイン用に統合されたエンドポイント ブロック ブロックを使用して、point-to-point (FPGA から FPGA) 高速シリアル パケット転送の機能のリファレンス デザインについて説明します。

This application note describes the controller and the data capture technique for high-performance DDR3 SDRAM interfaces. This data capture technique uses the Input Double Data Rate (IDDR) and Output Double Data Rate (ODDR) features available in every Virtex™-5 FPGA I/O.

This application note discusses using the provided Memory Endpoint Test (MET) demonstration driver to exercise the Programmed Input/Output (PIO) design that is delivered with the Endpoint Block Plus Wrapper, Endpoint, and Endpoint PIPE for PCI Express® Xilinx solutions.

This application note demonstrates how to efficiently implement Digitial Up and Down Converters(DUC/DDC)by leveraging the Xilinx DSP IP portfolio. Two example DUC/DDC designs are provided for UMTS and CDMA2000 in both Spartan™-DSP and Virtex™-5 FPGAs.

この Virtex™-5 アプリケーション ノートでは、SFI-4.1 インターフェイス、16 チャネル、SDR で動作するソース同期 LVDS インターフェイスについて説明します。 トランスミッタは、データ用に 16 LVDS ペアとフォワーデッド クロック用にひとつの LVDS ペアを必要とします。 また、トランスミッタはデータ用に 16 LVDS ペアとソース同期クロック入力用にひとつの LVDS ペアを必要とします。レシーバのタイミングは、詳細に説明されハードウェアで特性評価されます。

このアプリケーション ノートでは、16 チャネル、ソース同期 DDR LVDS インターフェイスについて説明します。 レシーバは、各 16 データ チャネル上で 1:6 デシリアライゼーションを動作します。 XAPP855 と同様で、デザインには追加された性能のためのリアルタイム ウィンドウ モニタリング回路を含んでいます。 このリファレンス デザインは、初期化およびダイナミックに動作中にプロセス、電圧、および温度 (PVT) に関連しているスキューを調整し、補正します。

このアプリケーション ノートでは、16 チャネル、ソース同期 DDR LVDS インターフェイスについて説明します。 デザインは、Virtex™-5 I/O ChipSync™ 機能を利用して、初期化で各デバイスのダイナミック セットアップ/ホールド タイミングを作成するレシーバ データパスの遅延を調整し、製造プロセスに関連しているスキューを相殺します。 レシーバは、各 16 データ チャネル上で 1:8 デシリアライゼーションを動作します。

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

この資料では、テレコミュニケーション アプリケーション用の Virtex™ および Spartan™ FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL 性能とループ安定性は評価されます。

このアプリケーション ノートでは、Virtex™-5 LXT プラットフォームの GTP トランシーバで SATA 初期化をサポートするテクニックについて説明します。

エラー訂正の ITU-G.709 規格は、LogiCORE™ Reed-Solomon (RS) エンコーダとデコーダコアを使用した Virtex™-4 および Virtex-5 Platform FPGA の両方で実行されインプリメントされます。

このアプリケーション ノートでは、FPGA ファミリの専用 I/O 機能を利用して、パラレル低電圧差動シグナル (LVDS) 入力で Fujitsu MB86064 デジタル アナログ変換器 (DAC) を Virtex®-5 FPGA にインターフェイスする方法を説明します。

このアプリケーション ノートでは、 LogiCORE™ Endpoint Block Plus for Virtex®-5 FPGA を使用した、ダイレクト メモリ アクセス (DMA) データ転送のリファレンス デザインを説明します。

このアプリケーション ノートでは、高性能 DDR2 SDRAM インターフェイスのコントローラとデータキャプチャのテクニックについて説明します。 このデータ キャプチャ テクニックは、あらゆる Virtex®-5 I/O で利用可能な入力シリアライザ/デシリアライザと出力ダブル データ レート(ODDR) 機能を使用します。