Virtex-E

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

The Cyclic Redundancy Check (CRC) is a powerful technique to obtain data reliability. This application note discusses the implementation of Configurable CRC Modules with LocalLink interfaces. The user can tailor the features of these modules to suit the protocol or application that is implemented in their system. The user-specified options for each of the configurable features are input parameters to the VHDL code for the modules.

MicroBlaze™ has the ability to use its dedicated FSL bus interface to integrate a customized IP core into a MicroBlaze soft processor-based system. This document describes possible methods to include customized IP cores into an SCP-based design.

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

XAPP482 describes a working MicroBlaze™ system that stores software code, user data, and configuration data in non-volatile Platform Flash PROMs, simplifying system design and reducing cost. It provides a portable hardware design, software design, and additional script utilities to be used during the implementation flow.

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

パッケージのひずみが発生する非常に大きな原因の 1 つとして、はんだリフロー プロセスがあります。このアプリケーション ノートでは、はんだリフロー プロセスについての詳細および BGA コンポーネントのリフローを正常に行うための手順について紹介します。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

This application note describes difference-based partial reconfiguration. This type of reconfiguration is used when making small changes to design parameters including logic equations, filter parameters, and I/O standards.

このアプリケーション ノートでは、Virtex™-E FPGA にインプリメントされた LVDS (Low-Voltage Differential Signalling) ペアを 10 個 (1 クロック、8 データ チャンネル, 1 フレーム) 使った 5.12 Gbps トランスミッタとレシーバ インターフェイスについて説明します。 付属のデザイン ライブラリは Virtex-E デバイスをターゲットにしています。 デザインは エンベディッド ロケーション制約と VHDL と Verilog シミュレーション ファイルとともに EDIF ネットリストとしてインプリメントされています。 デザインはパフォーマンスの成功にガイド ファイルを必要としません。

このアプリケーション ノートは Virtex™-E 低電圧差分信号(BLVDS)テクノロジを高性能マルチポイント アプリケーションでどのように使用するかを説明します。BLVDS は、標準 LVDS を双方向バックプレーンをサポートするマルチポイント コンフィギュレーションに拡張します。Spice シミュレーション結果によるとこのアプリケーション ノートで説明されているマルチポイント コンフィギュレーションは最高 200 MHz までで起動可能です。

高帯域幅のアプリケーションでは高速スイッチの必要性が高まっています。 スイッチ設計者は FPGA の柔軟性と適応性によって、常に変化しつつあるネットワーキングの標準に対処できます。 Virtex™-E 拡張メモリ (Virtex™-EM) などのような拡張メモリ機能のある FPGA デバイスは、スケーラブルで迅速なスイッチに最適です。 このアプリケーション ノートでは、高速バッファ クロスバー スイッチについて説明します。

This document describes an implementation of a low-overhead data synchronization and framing method to use with the LVDS capability of Virtex™-E devices described in XAPP233.

This application note describes how to use differential LVPECL (low-voltage positive emitter-coupled logic) signaling for high-performance multi-drop applications with Virtex™-E FPGAs. Multi-drop LVPECL allows a single LVPECL driver to connect directly to multiple LVPECL receivers on a single transmission line. SPICE simulations verify multi-drop operation from DC up to 311 Mbits/s, with ten loads. This application note includes DC specifications, and an Appendix with microstrip and layout guidelines. The LVPECL receivers on the Virtex-E FPGA eliminate costly LVPECL-TTL translators, reducing board area and skew.

2つ以上の FPGA を含んでいるシステムは、デバイス間の高帯域データ パスを必要とする場合があり、 デジタル回路のクロック期間やスイッチ時間が短くなると、デバイス間のデータ転送のために直接的な方法を使うのは適切ではない場合が多くなってきます。 高周波数では、信号伝達遅延やわずか数センチのコンダクタで発生する反射も考慮しなければなりません。 SelectLink™ 通信チャンネルは、DLL、Block SelectRAM+、SelectI/O などの Virtex™ ファミリの特別な機能を利用し、FPGA 間で大量のデータを超高速で転送するシステム作成します。 ウェブサイトから入手可能なコード生成ツールにより、ロジック設計者はカスタマイズされた SelectLink Verilog ソース コードをすぐに作成することができます。

Virtex™-E devices provide dedicated on-chip differential receivers between adjacent user I/O pins, which are ideal for receiving LVDS signals at speeds of up to 622 Mb/s in the -7 speed grade. This application note describes how to design a high-speed, low-voltage differential signaling (LVDS) transmitter and receiver in a Virtex-E FPGA suitable for point-to-point data transmission at a data rate of 622 Mb/s.

このアプリケーション ノートは、業界標準の LVDS デバイスへの 高性能 LVDS インターフェイス用に 最新の VirtexTM-E LVDS (low-voltage differential signaling) ドライバとレシーバを使用する方法について説明します。Virtex-E LVDS ドライバは、シングルエンドのテクニックよりも高いノイズ耐性を提供し、より高速な伝送速度、小信号振幅、低消費電力、少電磁干渉を実現します。ディファレンシャル データは、安価なコネクタおよびケーブルを使用して伝送可能です。Virtex-E LVDS は、他の LVDS ドライバと異なり、反射された信号を吸収するため、より優れた信号の保全性をお届けします。

このアプリケーション ノートでは、 Virtex™ -E FPGA を使用した高性能マルチドロップ アプリケーションでの LVDS 信号の使用について説明します。 マルチドロップ LVDS によって、1 つの Virtex-E LVDS ドライバで多数のレシーバを起動することが可能です。シミュレーション結果は、ここに記載されているリファレンス デザインが DC から最大 311 Mbits/秒で操作することを示しています。このアプリケーション ノートでは、DC スペック、マイクロストリップ、およびレイアウトのガイドラインについて解説します。

このアプリケーション ノートは、LVDS I/O 規格について説明します。LVDS は、シングルエンド テクニックよりも高いノイズ耐性を提供します。伝送速度の高速化、信号の小振幅、低消費電力、および少電磁干渉を実現し、ディファレンシャル データを低価格コネクタおよびケーブルを使用して伝送可能です。LVDS は、100 mil ヘッダピンの IDC コネクタおよび標準のリボン ケーブルを使用して、シャシ、ボード、および周辺機器間の高速データ転送のための強力な信号を提供します。Point-to-point LVDS 信号は、最大 622 Mb/秒を実現可能です。

このアプリケーション ノートでは、Spartan™-II および Virtex™ ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

When designing digital systems, there is often a requirement to synchronize incoming data and clock signals with an internal system clock (i.e., the internal and external clock are at exactly the same frequency, but due to variable backplane, board, or application-specific standard product (ASSP) delays, the phase relationship is not known). The circuit described in this application note addresses this issue for both single traces and data busses up to 160 MHz in a Virtex™-E, -7 device. The speed limitation is imposed by the maximum frequency that can be accepted by the Data Locked Loop (DLL), in a mode where it is capable of providing both a new clock and a new clock shifted by 90 degrees.

Data recovery is a mechanism that allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts this information from the data stream concerned, but sometimes the receiver’s clock is used for data transmission. The circuit described in this application note provides a partial solution at data rates up to 160 Mb/s in a Virtex™-E -7 device, a Spartan™-IIE -6 device, or a Spartan-3 -4 device, and up to 420Mb/s in a Virtex-II -5 device or a Virtex-II Pro™ -6 device. The solution is partial in the sense that no clock is actually recovered, but the data arriving is fully extracted. The speed is limited by the maximum frequency that can be accepted by the Delay Locked Loop (DLL), in a mode where the DLL is capable of providing both a new clock, and another clock shifted by 90 degrees.

This application note describes highly optimized UART transmitter and receiver macros for Xilinx Virtex®, Virtex-E, and Spartan®-II devices. The UART_TX and UART_RX macros are fully compatible with the standard Universal Asynchronous Receiver Transmitter (UART) communication protocols used for connecting to devices, such as PCs or microcontrollers.

重畳インターリーバ テクノロジは、SDH および PDH ラジオ システム、GSM および UMTS モバイルコミュニケーションシステム、送信チャネルを雑音から保護する point-to-multipoint ラジオシステムといったテレコミュニケーションアプリケーションに広く利用されています。送信側で、重畳インターリーバはシリアル入力データを N-ビットの言語に並列化し、データ言語を N 遅延線をとおしてけた送りします。遅延データは伝送用の PISO シフト レジスタをとおしてけた送りされます。 受信側では、入ってくるデータ ストリームは二重遅延線とシフト レジスタで再構成されます。

Code Division Multiple Access (CDMA) システムでよく使用される Gold コード ジェネレータは、相関プロパティを伴うコード シーケンスを生成します。このアプリケーション ノートでは、ゴールド コード ジェネレータをVirtex™、Virtex™-E、Virtex™-EM、Virtex™-II、および Spartan™-II デバイスにインプリメントする方法について説明します。ゴールド コード ジェネレータは、SRL16 マクロを使って、Virtex または Spartan-II デバイスに適切に設定された Linear Feedback Shift Registers (LFSR) を使用します。

このアプリケーション ノートに記載の Constant (k) Coded Programmable State Machine (KCPSM) は、Virtex™ および Spartan™-II デバイス用に組み込まれた 8 ビット マイクロコントローラ マクロです。このマクロは、非常に小規模で使用する CLB がわずか 35 CLB であり、最小規模の Spartan™ XC2S15 デバイスでは半分以下、さらに XCV2000 デバイスでの CLB の使用率は 0.37% 以下となっています。

CAM (Content Addressable Memory) によって、メモリ内の特定のデータをすばやく検索することが可能になります。 CAM (Content Addressable Memory) によって、メモリ内の特定のデータをすばやく検索することが可能になります。 Virtex™ スライスにインプリメントされている CAM デザインは、シフト レジスタとして設定した LUT に基づく CAM の奥行きと幅に対する柔軟なアプローチを提供します。このアプリケーション ノートでは、単一クロック サイクルで一致データを検索する高速 CAM デザインについて説明します。アプリケーション ノート XAPP201 「Virtex デバイスにおけるマルチ CAM デザインの概要」では、 CAM をインプリメントする際の各種のソリューションを概説します。

CAM (Content Addressable Memory、または連想メモリ)、その自己のコンテンツによってアドレス可能な記憶デバイスです。CAM 記憶素子の各ビットには、比較ロジックが組み込まれています。CAM にデータが入力されると、その値は保存されているすべてのデータと同時に比較されます。一致結果は、対応するアドレスです。CAM はデータのパラレル プロセッサとして機能します。CAM は、Asynchronous Transfer Mode (ATM) スイッチの設計に使用できます。このアプリケーションでは、ATM アプリケーションにおける CAM のインプリメンテーションに限定して説明してあります。その他のデザインで CAM をインプリメントする各種の方法については、アプリケーション ノート XAPP201「Virtex デバイスにおけるマルチ CAM デザインの概要」を参照してください。

シフト レジスタや SelectRAM™ メモリおよび高速キャリー ロジック チェーンなどの基本的な LUT の再プログラム機能を活用することにより、柔軟性の高い CAM (Content Addressable Memory) を Virtex デバイスに含むことができます。CAM は、 Spartan™ および XC4000X™ デバイスでも実行可能ですが、このアプリケーション ノートでは、Virtex デバイスを使用した場合のみについてを説明します。

このアプリケーション ノートでは、Virtex-E FPGA および Intel Pentium プロセッサとのインターフェイス用のリファレンス デザインについて説明します。Pentium I システム バス、デザイン上の問題、このデザインのアプリケーションとして可能性のあるものについて解説します。さらに、Pentium I、ＩI、III のバスの違いについても説明しています。Intel Pentium プロセッサ ファミリの詳細については、 Intel ディベロッパ ウェブサイト (http://developer.intel.com/) をご覧ください。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

ザイリンクス FPGA の電力消費は、内部ロジック トランジションの数によって左右され、動作クロック周波数と比例しています。デバイスのサイズが大きくなると、消費する電力も多くなります。適切なヒート シンクが施されていなければ、発生する熱はたちまち最大許容ジャンクション温度