Virtex-E

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

このアプリケーション ノートでは、Virtex™-E FPGA にインプリメントされた LVDS (Low-Voltage Differential Signalling) ペアを 10 個 (1 クロック、8 データ チャンネル, 1 フレーム) 使った 5.12 Gbps トランスミッタとレシーバ インターフェイスについて説明します。 付属のデザイン ライブラリは Virtex-E デバイスをターゲットにしています。 デザインは エンベディッド ロケーション制約と VHDL と Verilog シミュレーション ファイルとともに EDIF ネットリストとしてインプリメントされています。 デザインはパフォーマンスの成功にガイド ファイルを必要としません。

このアプリケーション ノートは Virtex™-E 低電圧差分信号(BLVDS)テクノロジを高性能マルチポイント アプリケーションでどのように使用するかを説明します。BLVDS は、標準 LVDS を双方向バックプレーンをサポートするマルチポイント コンフィギュレーションに拡張します。Spice シミュレーション結果によるとこのアプリケーション ノートで説明されているマルチポイント コンフィギュレーションは最高 200 MHz までで起動可能です。

この資料では、XAPP233 で解説している Virtex™-E デバイスの LVDS 機能とともに使用するオーバーヘッドの低いデータ同期とフレーミング方法について説明します。

このアプリケーション ノートは、業界標準の LVDS デバイスへの 高性能 LVDS インターフェイス用に 最新の VirtexTM-E LVDS (low-voltage differential signaling) ドライバとレシーバを使用する方法について説明します。Virtex-E LVDS ドライバは、シングルエンドのテクニックよりも高いノイズ耐性を提供し、より高速な伝送速度、小信号振幅、低消費電力、少電磁干渉を実現します。ディファレンシャル データは、安価なコネクタおよびケーブルを使用して伝送可能です。Virtex-E LVDS は、他の LVDS ドライバと異なり、反射された信号を吸収するため、より優れた信号の保全性をお届けします。

このアプリケーション ノートでは、 Virtex™ -E FPGA を使用した高性能マルチドロップ アプリケーションでの LVDS 信号の使用について説明します。 マルチドロップ LVDS によって、1 つの Virtex-E LVDS ドライバで多数のレシーバを起動することが可能です。シミュレーション結果は、ここに記載されているリファレンス デザインが DC から最大 311 Mbits/秒で操作することを示しています。このアプリケーション ノートでは、DC スペック、マイクロストリップ、およびレイアウトのガイドラインについて解説します。

このアプリケーション ノートは、LVDS I/O 規格について説明します。LVDS は、シングルエンド テクニックよりも高いノイズ耐性を提供します。伝送速度の高速化、信号の小振幅、低消費電力、および少電磁干渉を実現し、ディファレンシャル データを低価格コネクタおよびケーブルを使用して伝送可能です。LVDS は、100 mil ヘッダピンの IDC コネクタおよび標準のリボン ケーブルを使用して、シャシ、ボード、および周辺機器間の高速データ転送のための強力な信号を提供します。Point-to-point LVDS 信号は、最大 622 Mb/秒を実現可能です。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、ザイリンクス Virtex、Virtex-E、 Spartan-II デバイス用に高度に最適化された UART トランスミッタとレシーバ マクロについて説明します。ART_TX と UART_RX マクロは相互の交信のみならず、PC やマイクロコントローラなどのデバイスへの接続に使われる標準 UART (Universal Asynchronous Receiver Transmitter) 通信プロトコルと完全互換です。

このアプリケーション ノートに記載の Constant (k) Coded Programmable State Machine (KCPSM) は、Virtex™ および Spartan™-II デバイス用に組み込まれた 8 ビット マイクロコントローラ マクロです。このマクロは、非常に小規模で使用する CLB がわずか 35 CLB であり、最小規模の Spartan™ XC2S15 デバイスでは半分以下、さらに XCV2000 デバイスでの CLB の使用率は 0.37% 以下となっています。

シフト レジスタや SelectRAM™ メモリおよび高速キャリー ロジック チェーンなどの基本的な LUT の再プログラム機能を活用することにより、柔軟性の高い CAM (Content Addressable Memory) を Virtex デバイスに含むことができます。CAM は、 Spartan™ および XC4000X™ デバイスでも実行可能ですが、このアプリケーション ノートでは、Virtex デバイスを使用した場合のみについてを説明します。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

ザイリンクス FPGA の電力消費は、内部ロジック トランジションの数によって左右され、動作クロック周波数と比例しています。デバイスのサイズが大きくなると、消費する電力も多くなります。適切なヒート シンクが施されていなければ、発生する熱はたちまち最大許容ジャンクション温度を越えてしまいます。さらに初期状態、遷移ビへビア、ターン ON、ターン OFF などの電力供給条件も重要です。デバイスの電力供給をバイパスしたりデカップリングするには、電流供給やデバイス クロック周波数に対する慎重な考慮が必要です。これらのすべてを考慮することにより、優れたデザインを作成できます。

このアプリケーション ノートでは、バウンダリ スキャン(JTAG) インターフェイス使用による、Virtex FPGA デバイスのコンフィギュレーションとリードバックについて解説します。 Virtex デバイスには、IEEE 規格 1149.1 対応のバウンダリ スキャンがあります。 このアプリケーション ノートは、Virtex データシートのコンフィギュレーション セクションとアプリケーション ノー ト XAPP138 「Virtex コンフィギュレーション とリードバック」を補足するものです。 この資料をお読みになる前に Virtex データシートと XAPP138 をお読みください。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、Virtex®-E FPGA と Intel Pentium プロセッサとのインターフェイス用のリファレンス デザインについて説明します。Pentium I™ システム バス、デザイン上の問題、このデザインのアプリケーションとして可能性のあるものについて解説します。さらに、Pentium I、II、III のバスの違いについても説明しています。

CAM (Content Addressable Memory) は、その内容によってアドレスできる記憶デバイスで す。CAM 記憶素子の各ビットには、比較ロジックが含まれています。CAM に入力されるデータ値は、記憶されているすべてのデータと同時に比較され、対応するアドレスが結果として出力されます。CAM は、データ並列プロセッサとして動作します。また、非同期転送モード (ATM) スイッチの設計に使用できます。このアプリケーション ノートでは、ATM アプリケーションにおける CAM のインプリメントを中心に説明します。ほかのデザインで CAM をインプリメントするさまざまなアプローチについては、アプリケーション ノート XAPP201『Virtex デバイスにおける各種の CAM デザインの概要』を参照してください。

CAM (Content Addressable Memory) によって、メモリ内の特定のデータをすばやく検索することが可能になります。CAM の要件はアプリケーションによって異なります。Virtex® スライスにインプリメントされている CAM デザインは、シフト レジスタとして設定した LUT に基づく CAM の奥行きと幅に対する柔軟なアプローチを提供します。このアプリケーション ノートでは、単一クロック サイクルで一致データを検索する高速 CAM デザインについて説明します。アプリケーション ノート XAPP201 「Virtex デバイスにおけるマルチ CAM デザインの概要」では、 CAM をインプリメントする際の各種のソリューションを概説します。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

Virtex™-E FPGA シリーズは、-7 スピード グレードで最高 622 メガビット/秒のスピードの LVDS 信号を受信するのに理想的な近接したユーザー I/O ピン間の専用オンチップ差動レシーバを提供します。このアプリケーション ノートでは、622Mb/s のデータ レートで point-to-poit データ送信に適した Virtex-E FPGA の高速、低電圧の差動シグナル (LVDS) トランスミッタとレシーバをデザインする方法を説明します。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

Package drawing.

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

可変入力の LUT アーキテクチャは、1998 年に初めて導入されたXilinx Virtex アーキテクチャの基本的なコンポーネントです。このアーキテクチャにより、複雑な機能のインプリメンテーションや、8 つの可変入力が含まれた機能のインプリメンテーションが容易に行うことが可能になりました。4、5、6、7、および 8 入力 LUT 機能の最適化に加え、この Virtex アーキテクチャを使用することにより、ロジック レベル数を最小限に抑えながらこれらの機能をインプリメントすることができます。このようにロジック レベルを下げることにより、デザインのパフォーマンスが向上します。その結果、 競合他社のプログラマブル ロジック アーキテクチャと比較して Virtex でのパフォーマンスを平均 38 % 向上させることができます。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。