Virtex-E EM

このアプリケーション ノートでは、Spartan™-II および Virtex™ ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

このアプリケーション ノートでは、Virtex-II Pro の内部コンフィギュレーション アクセスポート (ICAP） を使用して実行する RocketIO™ トランシーバ属性のインサーキット パーシャル リコンフィギュレーションについて説明します。このソリューションでは、IBM PowerPC™ 405 (PPC405) プロセッサを搭載した Virtex-II Pro デバイスを使用して、RocketIO マルチ ギガビット トランシーバ (MGT) のプリエンファシスおよび差動スイング制御属性のパーシャル リコンフィギュレーションを実現します。これらの属性はシステムが設置される前または後に変更して MGT 信号伝送を最適化できます。またこのソリューションは、特性化、キャリブレーション、システム テストにも使用できます。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex Spartan、XPLA3、XC9500、XC17S00、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

CAM (Content Addressable Memory) を使用すると、データの検索速度が向上します。データの編成と読み出し/書き込み速度に対する条件は、アプリケーションによって異なります。このアプリケーション ノートに解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインでは、デュアル ポート ブロック SelectRAM™ および Virtex™ FPGAの機能を使用しています。アプリケーション ノート XAPP201 「Virtex ファミリ デバイスにおける複数 CAM デザインの概要」では、CAM をインプリメントするときに利用するソリューションを紹介します。

Code Division Multiple Access (CDMA) システムでよく使用される Gold コード ジェネレータは、相関プロパティを伴うコード シーケンスを生成します。このアプリケーション ノートでは、ゴールド コード ジェネレータをVirtex™、Virtex™-E、Virtex™-EM、Virtex™-II、および Spartan™-II デバイスにインプリメントする方法について説明します。ゴールド コード ジェネレータは、SRL16 マクロを使って、Virtex または Spartan-II デバイスに適切に設定された Linear Feedback Shift Registers (LFSR) を使用します。

デジタル システムを設計する場合、通常、入力データとクロック信号を内部システムクロックと同期させることが必要となります。内部クロックと外部クロックの周波数は全く同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。このアプリケーション ノートに説明されている回路では、単一のトレースとデータ バスについて Virtex™-E, -7 デバイスで最大 160 MHz まで、この問題に対処してあります。新しいクロックと 90 度シフトした新しいクロックの両方を生成できるモードにおいて、データ ロックド ループ (DLL) の最大周波数でスピードが制約されます。

Virtex™-E 拡張メモリ (Virtex™-EM) FPGA デバイスは、単一のハイパフォーマンスのデバイスで 100万ビット以上のブロック RAM と最高 300 Kb の分散 RAM を提供します。高帯域幅のビデオ アプリケーションに最適で、オンチップで何行ものピクセル データで複雑なデジタル フィルタリング ロジックを実行できます。再コンフィギュレーション可能な Virtex-EM デバイスで、プロダクション前のサイクルでも、設計プロセス全体でも、フィールドでの再コンフィギュレーションのように、Digital Signal Processor (DSP)パラメータとアルゴリズムを最大限に活用して柔軟性のあるプラットフォームをデザインできます。この再プログラムは、MPEG 圧縮のようなアプリケーションで独自のアルゴリズムの周期的な最適化を可能にします。

ネットワーキング業界の需要が急速に拡大するに伴い、CAM (Content Addressable Memory) 内にさらに高速なサーチ機能を求めるニーズも高まってきています。毎年、新しい CAM デバイスが市場に登場しています。これらのデバイスは、優れた機能とオプションを備えているものの、付随するインターフェイスが必要です。Virtex™ デバイスは、高速 CAM にインターフェイスするために必要な機能をすべて装備しています。この資料では、Lara Networks のサーチエンジン(CAM の一種) 用の Virtex CAM コントローラについて説明します。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

パッケージのひずみが発生する非常に大きな原因の 1 つとして、はんだリフロー プロセスがあります。このアプリケーション ノートでは、はんだリフロー プロセスについての詳細および BGA コンポーネントのリフローを正常に行うための手順について紹介します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

このアプリケーション ノートは Virtex™-E 低電圧差分信号(BLVDS)テクノロジを高性能マルチポイント アプリケーションでどのように使用するかを説明します。BLVDS は、標準 LVDS を双方向バックプレーンをサポートするマルチポイント コンフィギュレーションに拡張します。Spice シミュレーション結果によるとこのアプリケーション ノートで説明されているマルチポイント コンフィギュレーションは最高 200 MHz までで起動可能です。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

This white paper describes a rarely noticed design technique that can make a difference in the size and the performance of your FPGA design. Control signals on FPGA flip-flops have a built-in priority. If you can learn to write code that is sympathetic to the priorities, the results will be rewarding. This white paper provides some simple VHDL and Verilog examples to explain key points.

可変入力の LUT アーキテクチャは、1998 年に初めて導入されたXilinx Virtex アーキテクチャの基本的なコンポーネントです。このアーキテクチャにより、複雑な機能のインプリメンテーションや、8 つの可変入力が含まれた機能のインプリメンテーションが容易に行うことが可能になりました。4、5、6、7、および 8 入力 LUT 機能の最適化に加え、この Virtex アーキテクチャを使用することにより、ロジック レベル数を最小限に抑えながらこれらの機能をインプリメントすることができます。このようにロジック レベルを下げることにより、デザインのパフォーマンスが向上します。その結果、 競合他社のプログラマブル ロジック アーキテクチャと比較して Virtex でのパフォーマンスを平均 38 % 向上させることができます。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。