Virtex-II

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートでは、宇宙線によって引き起こされるコンフィギュレーション メモリ配列にシングル イベント アップセットを訂正する目的のために Virtex™-II シリーズ FPGA でのパーシャル リコンフィギュレーションの使用について説明します。 コンフィギュレーションおよびリードバック に加えて Virtex™-II SelectMAP インターフェイスの基本的な理解があることが必須条件となります。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ および Virtex-II Pro™ FPGA 用の 10 ギガビット イーサネット Physical Coding Sublayer (PCS) リファレンス デザインについて説明します。PCS は、ザイリンクス RocketPHY™ 10 Gb/s トランシーバとザイリンクス LogicCORE™ 10 ギガビット イーサネット メディア アクセス コントローラ (MAC) コア、LogicCORE XAUI コア、または 10 ギガビットの独立したメディア インターフェイス (XGMII) リファレンス デザイン (XAPP606) 間を接続します。

このアプリケーション ノートでは、Virtex™-II または Virtex™-II Pro FPGA にシリアル化された LVDS 出力を備える高速 Texas Instruments (TI) ADS5273 AD コンバータ (ADC) を接続する方法について説明します。 このファミリから低速の ADC デバイスは Spartan™-3 FPGA に接続することができます。

このアプリケーション ノートでは、高度ビットストリーム セキュリティ用に Virtex-II™ FPGA でどのようにバッテリーを非常に簡単にインプリメントすることができるかを説明します。いくつかのザイリンクス推奨デザインを示します。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ または Virtex-II Pro™ デバイスをどのように Philips TZA3015HW 30 Mbit/s から 3.2 Gbit/s A-rate 4 ビット ファイバ光学トランシーバに接続できるかを示します。このアプリケーション ノートのリファレンス デザインは TZA3015HW を使用します。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

このアプリケーション ノートおよび付随のリファレンス デザインでは、非同期データ キャプチャ テクニックを使用して SPI 4.2 などのようにバス インターフェイスで使用されるダイナミック フェイス アライメント (DPA) モジュールについて説明します。DPA モジュールは、Virtex-II™ および Virtex-II Pro™ デバイスで 800Mbps より速く動作することができます。チャネルからチャネルのスキューを取り除くことができるワード アライメント ユニットを含んでいます。このドキュメントは 「XAPP671：非同期データ キャプチャ テクニックを使用した高速データ リカバリ」の拡張版です。

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

Reduced Gigabit Media Independent Interface (RGMII) は、Gigabit Media Independent Interface (GMII) として使用できます。 このアプリケーション ノートでは、RGMII を適用可能なモジュールを使用し、Gigabit Ethernet MAC と Gigabit PHY を接続するためのピン数を 24 ピンから 12 ピンに削減する方法について説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro™ および Spartan™ のアーキテクチャで、同じパターンを一致させる機能を使用またはこの機能を使用せずにブロック メモリでシリアライザやデシリアライザを効果的にインプリメントする方法について説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートは、64B/66B 符号化スキームのエンコードおよびデコード ブロックについて説明します。このアプリケーションは、Virtex-II Pro™ デバイスの RocketIO トランシーバ、あるいはVirtex-II/Virtex-II Pro デバイスがある外部 SERDES のデザインを使用することができます。

このアプリケーション ノートでは、Virtex™-II および Virtex-II Pro™ デバイスの高速データ リカバリの方法として非同期データ キャプチャのテクニックを説明します。このアプリケーション ノートに付随するリファレンス デザインでは、データが 0.3UI のジッタ で 622Mb/s DDR で動作するインターフェイスでどのようリカバリされるかを示します。

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

HyperTransport は、66 MHz で作動する 32 ビット PCI バスの 60 倍までの速度で、プロセッサからペリフェラルへデータを移動するように設計された高速バスです。HyperTransport バスは、PCI との互換性を保ちながらこの機能強化を実行します。 HyperTransport ライトとよばれる最小バージョンのHyperTransport プロトコルが開発され、このアプリケーションで説明されています。このリファレンス デザインは、Virtex™-II デバイスで使用可能で、最高 400 MHｚ で実行できます。

このアプリケーション ノートでは、VHDL および Verilog で作成された Virtex™-II パイプライン方式の乗算器プリミティブ (MULT18X18 と MULT18X18S) の高速で最適化されたインプリメンテーションについて説明します。

このアプリケーション ノートでは、アナログ デバイス TigerSHARC TS20x デジタル信号プロセッサ(DSP) と互換性をもつ送信モジュールおよび受信モジュールについて説明します。 これらの 2 つのマクロを使用することによって、Virtex-II™ Pro グレード -7 デバイスが送信している場合は 1 ライン (500 MB/s) 当たり 1000 Mb/s までのスピードで、Virtex-II Pro グレード -7 デバイスが受信している場合は 1 ライン当たり 500 Mb/s までのスピードで、4 ビット LVDS link に 128 ビット ワードのダブル データ レート (DDR) 通信を可能にします。

VirtexTM-II シリーズの FPGA は、各種のオンチップとオフチップ デバイスへのアクセスとインターフェイスを提供します。オンチップ分散 RAM とブロック RAM 機能に加えて、VirtexTM-II FPGA は、さまざまな外部メモリ デバイスにもインターフェイスできます。高速で選択可能な I/O リソースとオンチップ デジタル クロック マネージャ (DCM) サーキットは、高速高集積 FIFO への広帯域幅インターフェイスを実現します。このアプリケーション ノートでは、 IDT TeraSyncTM FIFO とザイリンクス Virtex-II FPGA 間での一般的なインターフェイスの概要について説明します。

PicoBlaze™ モジュールは VirtexTM-II シリーズ用に完全にエンベデッドされた 8 ビットのマイクロ コントローラです。PicoBlaze マクロはデータ処理に使用される場合もありますが、複雑さを必要とし、タイミングがクリティカルでないステート マシンのアプリケーションで使用するのに最も適しています。

このアプリケーション ノートでは、電力分配システムとバイパス キャパシタおよびデカップリング キャパシタについて説明します。 ここでは、電力分配システムのデザインと検証方法が手順ごとに説明されています。 また、最後のセクションでは、その他の電源ノイズ発生の原因とその解決策について説明します。

このアプリケーション ノートでは、低電圧差動信号 (LVDS) 17ペア （1 クロックと 16 データ チャンネル） を使用した最高 644 MHｚ で動作するシングル データ レート (SDR) のトランスミッタとレシーバのインターフェイスについて説明します。このデザインは、Virtex-II™ および Virtex-II Pro™ FPGA にインプリメントすることができます。添付のリファレンス デザイン ファイルには、Virtex-II XC2V3000-FF1152 -5 スピード グレードのデバイスをターゲットとしたインプリメンテーション例が含まれています。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

放送業界用のオーディオとビデオ接続性ソリューションに関するこの資料の概要は、以前にリリースされなかった新規デザインとともに、以前に発行されたシリアル ビデオ アプリケーション ノートの最新改訂版を含んでいます。 オリジナルのアプリケーション番号のリストについては序文を参照してください。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

ザイリンクス FPGA にエンベデッド プロセッサ コアが含まれたということは、高スループット デジタル信号処理 (DSP) アプリケーションにとって画期的なことです。DSP 用 System Generator は、手作りデザインと同様の性能と効力を有するカスタム DSP データ パスのための高レベルのモデリング環境です。DSP 用 System Generator は Mathworks 社 の Simulink® および MATHLAB® ツールと密に統合されているので、FPGA デザインはユーザーの使いなれた環境でハードウェアについてあまり気を配らずにインプリメントされます。

このアプリケーション ノートでは、ソースの同期およびシステムの同期アプリケーションのタイミング解析に必要なタイミング パラメータについて説明します。これらのパラメータは、Virtex™-II および Virtex-II Pro™ の『データ シート』 のモジュール 3 に示されています。DCM パラメータ （TPSDCM および TPHDCM) 使用し、DCM クロック位相精度パラメータ、システム同期のピンからピンへのセットアップ/ホールド タイム、およびすべてのソースの同期パラメータについて説明します。また、メモリ インターフェイスおよび XGMII インターフェイスの解析例を示します。

ホットスワップ （ホットプラグ） は、電源が入った状態のシステムに電源が入っていないボードを装着するという危険性の高い方法です。 このため、ボード装着時に、システムまたはボードが物理的に破損しないようにする、あるいは恒久的な欠陥が生じないようにする必要があります。また、データ破損やシステムが一時的に停止しないようにする必要もあります。 このアプリケーション ノートは、他の信号ピンを繋ぐ前に VCC および GND ピンを繋ぐという順序立てられたコネクタを使用して Virtex™-II ベースのカードをシステムまたはシステム バックプレーンに装着した場合の物理的特徴について説明します。 順序立てのないコネクタ使用の危険性については、「ホット プラグイン」 のセクションで説明します。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、ザイリンクス Virtex、Virtex-E、 Spartan-II デバイス用に高度に最適化された UART トランスミッタとレシーバ マクロについて説明します。ART_TX と UART_RX マクロは相互の交信のみならず、PC やマイクロコントローラなどのデバイスへの接続に使われる標準 UART (Universal Asynchronous Receiver Transmitter) 通信プロトコルと完全互換です。

PN (Pseudo-random Noise : 擬似ランダム ノイズ) ジェネレータは、すべてのスペクトラム拡散システムの中核をなすものです。Code Division Multiple Access (CDMA) 基地局内には、多くの PN ジェネレータが必要とされます。PN ジェネレータは、伝送インターフェイスを越えて個々のユーザ信号の同期をインプリメントし、一意に符号化します。PN ジェネレータは、リニア フィードバック シフト レジスタ (LFSR) をベースとしています。Virtex™ シリーズまたは Virtex™-II シリーズのすべての LUT は、16 ビットのシフト レジスタとして設定されます。こうしたことから、Virtex デバイスは、効率の良い LFSR をインプリメントし、代替のフリップフロップのみの PLD 構造と比べ、リソースの使用率を大幅に削減することができます。

このアプリケーション ノートでは、Virtex™ および Virtex™-II SRL マクロを使ったリニア フィードバック シフトレジスタ (LFSR) のインプリメンテーションについて説明します。 また、15 ビット LFSR、52 ビット LFSR、および 118 ビットのLFSR の最適なインプリメントについても解説します。

Virtex™-II ファミリのプラットフォーム FPGA は、FPGA ファブリックに乗算器を組み込みます。これらの乗算器は、いくつかの異なる乗算モードの動作をサポートし、バレル シフタとしても機能することができます。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

J Drive プログラミング エンジンは、インシステム コンフィギュレーション (ISC) により IEEE 規格1532 プログラマブル ロジック デバイス (PLD) を迅速に直接プログラミングします。 プログラミング エンジンは、インシステム デバイスをコンフィギュレーションするため、1532 BSDL ファイルのコンフィギュレーション アルゴリズム情報を使用し、1532 データ ファイルのコンフィギュレーション データを IEEE 標準 1149.1 テスト アクセス ポート (TAP) を介して適用します。 Drive 実行ファイル、ソース コード、プログラミングの例はザイリンクス ウェブサイトからダウンロード パッケージで利用可能です。 J Drive プログラミング エンジンは CoolRunner-II、XC9500/XL/XV、Spartan-3 および Virtex-II 以降のシリーズで使用できます。

このアプリケーション ノートでは、両側に LocalLink インターフェイスを備えた First-In-First-Out メモリ キューであるパラメータ設定可能な LocalLink FIFO の設計について説明します。 LocalLink インターフェイスによって、プロトコルにとらわれない信号を定義でき、パケット用データ送信を行うことができます。また、フロー制御および任意の長さのデータ送信などの機能も可能になります。この LocalLink FIFO は 2 つの LocalLink インターフェイスで構成されます。一方は書き込みポートにあり、アップストリーム ユーザー アプリケーションと接続し、もう一方は読み出しポートにあり、ダウンストリーム ユーザー アプリケーションと接続します。

このアプリケーション ノートでは、PROM を FPGA に設定した後にザイリンクス コンフィギュレーション PROM(XC18V00 と Platform Flash デバイス) からユーザーに定義されたデータを取り出す方法について説明します。ユーザーが定義したデータをコンフィギュレーション PROM ファイルに加える方法も述べています。

このアプリケーション ノートおよびリファレンス デザインでは、Virtex™-II デバイスにおけるクロック & データ リカバリのインプリメント方法について概説します。 特定 FPGA にインプリメンテーションを制約してはいませんが、このリファレンス デザインは Virtex-II アーキテクチャに的を絞ったものです。 若干の修正を加えると、クロックおよびデータ リカバリ (CDR) は、Virtex-E および Spartan™-IIE デバイスでも可能です。 8B/10B で符号化されたデータによる 270 Mb/s での CDR のインプリメンテーションがここで解説されています。

Virtex®-II FPGA シリーズは、専用のオンチップ 18Kb デュアルポート同期 RAM ブロックを FIFO アプリケーション用に提供しています。このアプリケーション ノートでは、 Verilog または VHDL コード内で深度と幅が可変の 511 x 36 FIFO 共通クロック (同期) バージョンと 独立クロック(非同期) バージョンを作成する方法を説明しています。

このアプリケーション ノートでは、1つの 4-チャネル ザイリンクス SPI-4.2 (PL4) コアから 4つの 1-チャネル SPI-3 (PL3) リンク層コアにブリッジするために使用するリファレンスデザインについて説明します。このデザインは、デバイス Virtex®-II にインプリメントされています。

このアプリケーション ノートは、Virtex®-II アーキテクチャで使用できるさまざまなローカル クロック リソースについて説明します。 また、リファレンス デザイン、ソース同期アプリケーションにおけるローカル クロック リソースの使用方法についての記載も含まれます。

このアプリケーション ノートでは、ザイリンクス デバイスの可変長コーディング Variable Length Coding (VLC) について説明します。ジグザグ コーディングおよびランレングス コーディングは、MPEG-2 エンコーダで実行されます。ジグザグ コーディングによって DCT 係数が周波数の増加の順に配列されます。これらの係数は、ラン (run) が発生数、長さ (length) が振幅を示すランレングス ペアとしてコード化されます。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

CAM (Content Addressable Memory) は、その内容によってアドレスできる記憶デバイスで す。CAM 記憶素子の各ビットには、比較ロジックが含まれています。CAM に入力されるデータ値は、記憶されているすべてのデータと同時に比較され、対応するアドレスが結果として出力されます。CAM は、データ並列プロセッサとして動作します。また、非同期転送モード (ATM) スイッチの設計に使用できます。このアプリケーション ノートでは、ATM アプリケーションにおける CAM のインプリメントを中心に説明します。ほかのデザインで CAM をインプリメントするさまざまなアプローチについては、アプリケーション ノート XAPP201『Virtex デバイスにおける各種の CAM デザインの概要』を参照してください。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

Quad Data Rate (QDR™) Synchronous Static RAM (SRAM) は、ネットワーキングやテレコミュニケーション アプリケーションに利用できる最も広帯域幅のソリューションの 1 つです。 この低価格で高性能なソリューションは、メモリ バッファリング、トラフィック管理、ルックアップ テーブル、またはリンク リストを必要とするアプリケーションに最適です。このアプリケーション ノートは、ソース同期ソリューションを使用した Virtex®-II デバイス用 QDR SRAM コントローラのインプリメンテーションについて説明します。

Virtex®-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。セルフ アドレッシング FIFO リファレンス デザインは、1 つのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。1 つのクロック負荷だけを使用するのに利点があります。さらに、ステータス メカニズムが非常にシンプルで、フレーム ベースの デザイン システムで FULL または EMPTY の検出が必要となるのに代わり、連続的なデータ システムにおけるデータ制限により適するようになります。

このアプリケーション ノートでは、゛RPM グリッド ゛と呼ばれる新たなグリッド システムを用いて、特定の相対配置設定マクロ (RPM) の指定する方法を説明します。このグリッド システムは、Virtex-II Pro デバイスを含む、Virtex®-II アーキテクチャで使用できます。こでは、RPM 作成の知識があることを前提として解説しているため、その作成方法については、説明していていません。(RPM 作成については、ザイリンクス ライブラリ ガイドを参照してください)。このアプリケーション ノートでは、RPM グリッドを使用してブロック RAM およびスライスを含む配置変更可能なRPM マクロを作成する方法について説明し、この機能を活用することでブロック RAM からスライス レジスタまでのパスにおけるタイミングがどのように最適化できるかを示します。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

可変入力の LUT アーキテクチャは、1998 年に初めて導入されたXilinx Virtex アーキテクチャの基本的なコンポーネントです。このアーキテクチャにより、複雑な機能のインプリメンテーションや、8 つの可変入力が含まれた機能のインプリメンテーションが容易に行うことが可能になりました。4、5、6、7、および 8 入力 LUT 機能の最適化に加え、この Virtex アーキテクチャを使用することにより、ロジック レベル数を最小限に抑えながらこれらの機能をインプリメントすることができます。このようにロジック レベルを下げることにより、デザインのパフォーマンスが向上します。その結果、 競合他社のプログラマブル ロジック アーキテクチャと比較して Virtex でのパフォーマンスを平均 38 % 向上させることができます。

デバイスの回路に近接したアルファ線の放射は、ザイリンクスの低アルファ線はんだの要求事項に従い最低限に抑えられています。しかしながら、あるフリップチップ パッケージ ベンダがこの要求に反した材質を使用していたため、高アルファ線からの放射が増加し、その結果コンフィギュレーション ビット極性が反転しソフト エラーが発生することが判明しました。このホワイト ペーパーでは、はんだ材質についておよび要求事項に反した場合に生じる問題とそのソリューションについて示します。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

このホワイト ペーパでは、PCB デザインを考慮することによって、いかに期待している FPGA のパフォーマンスを達成できるかについて説明します。ここでは、誘導タイプのインプリメンテーションの方法として、デザインの早期段階で解析およびシミュレーションを実行する方法について重点的に説明します。デザインの変更要素を解析し、適切にインプリメンテーションを完了する場合、デザイン修正を行うことなく、望ましい仕様を満たす可能性が高くなります。その結果、最小限の開発努力、コスト、時間で最終的な目標を達成できます。

With the advent of platform FPGAs, programmable logic circuits provide an ever-growing set of architectural elements. Days when FPGAs were simply made of LUTs and flip-flops are long gone. Now FPGA fabric is "feature rich" and flexible. Sophisticated synthesis tools are required to further improve performance and logic utilization using these new architecture capabilities. This document presents some critical areas where Xilinx is actively working with synthesis partners to improve quality of results (QoR) while, at the same time, keeping design and verification processes as simple as possible.

New programmable logic circuits provide an evergrowing set of architectural elements. Advanced FPGAs are not solely made of look-up tables and flip-flops anymore, and today's logic fabrics are best described as “feature rich.” This trend requires sophisticated algorithms in both synthesis and implementation tools to provide optimal performance and logic utilization by leveraging these new hardware features. This document highlights how the Xilinx Virtex-II family provides 25% better logic utilization compared to Altera’s Stratix device family as a result of fabric features and advanced software algorithms.

This document provides an overview of the various usage models for high-speed, point-to-point, serial transceiver technology. While not intending to represent all the applications of this technology, it provides a basic categorization and description of some of the most common uses.

This white paper describes Triple DES Encryption for certain Virtex-II devices. Review the white paper for more details.

Embedded systems see a steadily increasing bandwidth mismatch between raw processor MIPS and surrounding components. System performance is not solely dependent upon processor capability. While a processor with a higher MIPS specification can provide incremental system performance improvement, eventually the lagging surrounding components become a system performance bottleneck. This white paper examines some of the factors contributing to this.

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

このホワイト ペーパーは、IEEE Transactions on Device and Materials Reliability で公表された 2005 ザイリンクス Rosetta 実験の結果をアップデートし、未解決の課題を明らかにするとともに、90nm および 65nm テクノロジ ノードの追加結果を記載しています。