Virtex-II

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートでは、宇宙線によって引き起こされるコンフィギュレーション メモリ配列にシングル イベント アップセットを訂正する目的のために Virtex™-II シリーズ FPGA でのパーシャル リコンフィギュレーションの使用について説明します。 コンフィギュレーションおよびリードバック に加えて Virtex™-II SelectMAP インターフェイスの基本的な理解があることが必須条件となります。

This application note describes the 10 Gigabit Ethernet Physical Coding Sublayer (PCS) reference design for Xilinx Virtex-II™ and Virtex-II Pro™ FPGAs. The PCS connects between a Xilinx RocketPHY™ 10 Gb/s transceiver and the Xilinx LogicCORE™ 10 Gigabit Ethernet Media Access Controller (MAC) core, LogicCORE XAUI core or 10 Gigabit Media Independent Interface (XGMII) Reference Design (XAPP606).

このアプリケーション ノートでは、Virtex™-II または Virtex™-II Pro FPGA にシリアル化された LVDS 出力を備える高速 Texas Instruments (TI) ADS5273 AD コンバータ (ADC) を接続する方法について説明します。 このファミリから低速の ADC デバイスは Spartan™-3 FPGA に接続することができます。

このアプリケーション ノートでは、高度ビットストリーム セキュリティ用に Virtex-II™ FPGA でどのようにバッテリーを非常に簡単にインプリメントすることができるかを説明します。いくつかのザイリンクス推奨デザインを示します。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ または Virtex-II Pro™ デバイスをどのように Philips TZA3015HW 30 Mbit/s から 3.2 Gbit/s A-rate 4 ビット ファイバ光学トランシーバに接続できるかを示します。このアプリケーション ノートのリファレンス デザインは TZA3015HW を使用します。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

This application note and its accompanying reference design describe a dynamic phase alignment (DPA) module used in bus interfaces, such as SPI 4.2, using asynchronous data capture techniques. The DPA module can run at 800 Mbps and faster in Virtex-II™ and Virtex-II Pro™ devices. It contains a word-alignment unit that can remove channel-to-channel skew. This document is an extension of XAPP671: High-Speed Data Recovery Using Asynchronous Data Capture Techniques.

This application note describes how to retrieve user-defined data from Xilinx configuration PROMs (XC18V00 and Platform Flash devices) after the same PROM has configured the FPGA. The method to add user-defined data to the configuration PROM file is also discussed.

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

Reduced Gigabit Media Independent Interface (RGMII) は、Gigabit Media Independent Interface (GMII) として使用できます。 このアプリケーション ノートでは、RGMII を適用可能なモジュールを使用し、Gigabit Ethernet MAC と Gigabit PHY を接続するためのピン数を 24 ピンから 12 ピンに削減する方法について説明します。

このアプリケーション ノートでは、両側に LocalLink インターフェイスを備えた First-In-First-Out メモリ キューであるパラメータ設定可能な LocalLink FIFO の設計について説明します。 LocalLink インターフェイスによって、プロトコルにとらわれない信号を定義でき、パケット用データ送信を行うことができます。また、フロー制御および任意の長さのデータ送信などの機能も可能になります。 この LocalLink FIFO は 2 つの LocalLink インターフェイスで構成されます。一方は書き込みポートにあり、アップストリーム ユーザー アプリケーションと接続し、もう一方は読み出しポートにあり、ダウンストリーム ユーザー アプリケーションと接続します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro™ および Spartan™ のアーキテクチャで、同じパターンを一致させる機能を使用またはこの機能を使用せずにブロック メモリでシリアライザやデシリアライザを効果的にインプリメントする方法について説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートは、64B/66B 符号化スキームのエンコードおよびデコード ブロックについて説明します。このアプリケーションは、Virtex-II Pro™ デバイスの RocketIO トランシーバ、あるいはVirtex-II/Virtex-II Pro デバイスがある外部 SERDES のデザインを使用することができます。

This application note describes using asynchronous data capture techniques as a method for high-speed data recovery in Virtex™-II and Virtex-II Pro™ devices. The reference designs accompanying this application note show how data is recovered in an interface running at 622 Mb/s DDR with 0.3UI of jitter.

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

このアプリケーション ノートでは、FPGA のVirtex™ シリーズで SONET および OTN デザインで使用するスクランブラのデザインについて説明します。SDH (Synchronous Digital Hierarchy) のスクランブラ機能は SONET 用と同様です。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

HyperTransport is a high-speed bus designed to move data from processors to peripherals at speeds up to 60 times faster than a 32-bit PCI bus operating at 66 MHz. The HyperTransport bus provides this performance enhancement while remaining compatible with PCI. A minimal version of the HyperTransport protocol called HyperTransport Lite has been developed and is described in this application note. The reference design is implemented in a Virtex™-II device and can run at a frequency of up to 400 MHz.

This application note describes a high-speed, optimized implementation of a Virtex-II™ pipelined multiplier primitive (MULT18X18 and MULT18X18S) implemented in VHDL and Verilog.

このアプリケーション ノートでは、アナログ デバイス TigerSHARC TS20x デジタル信号プロセッサ(DSP) と互換性をもつ送信モジュールおよび受信モジュールについて説明します。 これらの 2 つのマクロを使用することによって、Virtex-II™ Pro グレード -7 デバイスが送信している場合は 1 ライン (500 MB/s) 当たり 1000 Mb/s までのスピードで、Virtex-II Pro グレード -7 デバイスが受信している場合は 1 ライン当たり 500 Mb/s ま�