Virtex-II Pro

このアプリケーション ノートでは、Virtex™-II Pro RocketIO™ マルチギガビット トランシーバ (MGT) を使用して 200 Mb/s から 1000 Mb シリアル インターフェイスを提供する 3X-オーバー サンプリング リファレンス デザインについて説明します。リファレンス デザインは、1.0625 Gb/s のファイバ チャネル レートをターゲットとした MGT のバックエンドで 3X-オーバーサンプリング回路をインプリメントします。

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、MicroBlaze™ プロセッサ システムにおけるマルチ チャネル OPB 同期 DRAM コントローラの使用について示します。

このアプリケーション ノートでは、DDR メモリ フィードバック クロックの最適なフェイズ シフトを決定するのに使用することができるシステムを構築する方法について説明します。 このシステムでは、DDR メモリは OPB か PLB のどちらかに付随するコントローラによって制御され、エンベデッド マイクロプロセッサ アプリケーションで使用されます。 また、このリファレンス システムは、システムが動作していて GPIO コアがフェイズ シフトを制御している間、出力クロックのフェイズを変えることができるように構成されている DCM を使用します。 GPIO 出力は、PPC または MicroBlaze™ マイクロプロセッサで実行できるソフトウェア アプリケーションによって制御されます。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートのデザインでは、ザイリンクス Aurora プロトコル エンジンの Virtex-II Pro™ RocketIO™ トランシーバ、および Aurora とギガビット イーサネット間のブリッジを提供する 1 ギガビット イーサネット MAC コアを活用します。さらに、一般的なデータ転送用に Aurora、またはギガビット イーサネットをシステムとして使用する際の出発点として利用することができます。古いギガビット イーサネット ネットワークに Aurora デバイスを接続、ギガビット イーサネット トラフィックを使用して Aurora デバイスをテスト、および Aurora または ギガビット イーサネット インターフェイスを必要とするより大きなシステムを構築などを対象とするアプリケーションとして含んでいます。

このアプリケーション ノートでは、Virtex™-II Pro X デバイスで AC カップリングをバイパスするための方法を説明します。DC カップルされたオーバ サンプリング アプリケーションで 10 Gb/s RocketIO™ マルチギガビット トランシーバ (MGT) を使用することで可能です。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ および Virtex-II Pro™ FPGA 用の 10 ギガビット イーサネット Physical Coding Sublayer (PCS) リファレンス デザインについて説明します。PCS は、ザイリンクス RocketPHY™ 10 Gb/s トランシーバとザイリンクス LogicCORE™ 10 ギガビット イーサネット メディア アクセス コントローラ (MAC) コア、LogicCORE XAUI コア、または 10 ギガビットの独立したメディア インターフェイス (XGMII) リファレンス デザイン (XAPP606) 間を接続します。

このアプリケーション ノートでは、Virtex™-II または Virtex™-II Pro FPGA にシリアル化された LVDS 出力を備える高速 Texas Instruments (TI) ADS5273 AD コンバータ (ADC) を接続する方法について説明します。 このファミリから低速の ADC デバイスは Spartan™-3 FPGA に接続することができます。

このアプリケーション ノートでは、Virtex™-II Pro デバイスを一般的な I/O (CIO) ダブル データ レート (DDR) のレイテンシを削減した DRAM (RLDRAM II) デバイスとインターフェイスする方法について説明します。リファレンス デザインは、1 ピンあたり 540Mb/s のデータ転送で、270MHz のクロック レートの 2 つの CIO DDR RLDRAM II デバイスを対象とします。

このアプリケーション ノートでは、高度ビットストリーム セキュリティ用に Virtex-II™ FPGA でどのようにバッテリーを非常に簡単にインプリメントすることができるかを説明します。いくつかのザイリンクス推奨デザインを示します。