Virtex-II Pro

このホワイト ペーパーは、IEEE Transactions on Device and Materials Reliability で公表された 2005 ザイリンクス Rosetta 実験の結果をアップデートし、未解決の課題を明らかにするとともに、90nm および 65nm テクノロジ ノードの追加結果を記載しています。

AccelDSP 合成ツールは、FPGA 上のインプリメンテーションでアルゴリズムを固定小数点モデルに変換する際に、自動化、加速化、および視覚化においてすばらしい利点を提供します。

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

With the availability of the Virtex-II Pro devices containing more than one PowerPC processor and MicroBlaze and PicoBlaze soft processor cores, it is important to understand the basics of multiprocessor systems. This document provides a background for building true multiprocessor systems. It is by no means a comprehensive discussion on the topic of multiprocessing. For more information see Parallel Computer Architecture by Culler and Singh, with Gupta.

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

この資料では、ザイリンクス FPGA を対象としたアルゴリズム合成の AccelDSP™ 合成ツールでサポートされたビルトイン、およびツールボックス機能に加えてオペレータも含んだ MATLAB 言語のサブセットの簡潔な概要を説明します。

Virtex-II Pro FPGA には、デバイス、ボードおよびシステム レベルで必要なすべてのクロックに対応できるデジタル クロック マネージメント回路があり、これを使用することによって、デザインを簡素化し、コストを下げることができます。

このホワイト ペーパでは、PCB デザインを考慮することによって、いかに期待している FPGA のパフォーマンスを達成できるかについて説明します。ここでは、誘導タイプのインプリメンテーションの方法として、デザインの早期段階で解析およびシミュレーションを実行する方法について重点的に説明します。デザインの変更要素を解析し、適切にインプリメンテーションを完了する場合、デザイン修正を行うことなく、望ましい仕様を満たす可能性が高くなります。その結果、最小限の開発努力、コスト、時間で最終的な目標を達成できます。

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

このドキュメントは、設計者がボード レベル IBIS または SPICE シミュレーションの必要なく、より正確な I/O タイミング データを得るのに役に立ちます。最近まで、ザイリンクスは集中容量分負荷に出力を指定しました。しかしながら、立ち上がり、および立ち下り時間は、伝送路と考えられるボード インターコネクトと用いられるため、集中容量分負荷は該当しません。(詳細については TechXclusives ドキュメントを参照してください)

M2C-Accelerator は、潜在的な障害を排除する加速度的 MBD 検証のために浮動小数点 MATLAB から固定小数点 C++ に変換することにより、ザイリンクス AccelDSP™ モデルベースのデザイン ソリューションを拡張します。

IP-Explorer テクノロジの AccelDSP™ 合成ツールは、様々なマクロ アーキテクチャから自動的に選択するツールを許容することにより IP ブロックを使用して試行錯誤を排除します。

ザイリンクス ISE ソフトウェアの物理的合成と最適化ツールは、インプリメンテーションのパッキングとプレイスメントの段階中、FPGA デザインのストラクチャを再試験するために作成されました。

可変入力の LUT アーキテクチャは、1998 年に初めて導入されたXilinx Virtex アーキテクチャの基本的なコンポーネントです。このアーキテクチャにより、複雑な機能のインプリメンテーションや、8 つの可変入力が含まれた機能のインプリメンテーションが容易に行うことが可能になりました。4、5、6、7、および 8 入力 LUT 機能の最適化に加え、この Virtex アーキテクチャを使用することにより、ロジック レベル数を最小限に抑えながらこれらの機能をインプリメントすることができます。このようにロジック レベルを下げることにより、デザインのパフォーマンスが向上します。その結果、 競合他社のプログラマブル ロジック アーキテクチャと比較して Virtex でのパフォーマンスを平均 38 % 向上させることができます。

デバイスの回路に近接したアルファ線の放射は、ザイリンクスの低アルファ線はんだの要求事項に従い最低限に抑えられています。しかしながら、あるフリップチップ パッケージ ベンダがこの要求に反した材質を使用していたため、高アルファ線からの放射が増加し、その結果コンフィギュレーション ビット極性が反転しソフト エラーが発生することが判明しました。このホワイト ペーパーでは、はんだ材質についておよび要求事項に反した場合に生じる問題とそのソリューションについて示します。

高集積且つ複雑なプログラマブル ロジック デバイス (PLD) を使用する場合、さまざまな機能を含む FPGA を組み合わせることや最新のデザイン ツールを使用することによりパフォーマンス目標を短時間で達成することができます。また、短いデザイン サイクルにより低コストなデザインが可能になり、製品化期間も短縮することができます。 このホワイト ペーパーでは、Virtex-II Pro™ FPGA で ISE6 デザイン ツールを使用してAltera Stratix™ PLD と比較し、パフォーマンスを 40% 向上させる方法について説明します。

Companies across a wide range of industries are witnessing a transition from parallel to high-speed serial I/O solutions to reduce system costs, simplify system design, and provide scalability to meet new bandwidth requirements. Serial solutions will ultimately be deployed in nearly every type of electronic products imaginable, from chip-to-chip interfacing, backplane connectivity and system boards, to box-to-box communications. This document focuses on the dynamics of this transition in the connectivity solutions market.

Virtex-II Pro™ Platform FPGA は、以前に複数のデバイスを必要としたシリアル トランシーバ デザイン問題に魅力的なシングル チップ ソリューションを提供します。このホワイト ペーパーでは、いくつかの異なる専用外部 SERDES デバイスについて説明し、RocketIO™ トランシーバを搭載した Virtex-II Pro Platform FPGA を使用した代替デザイン ソリューションを提示します。

今日では 622 Mbps を越え、1 ～ 3.125 Gbps 範囲となりつつありデータ レートで、パラレルバス以上に確実に送信することを目指しています。このためには、パラレル バスの使用ではなくより高度なシリアルの内部接続に注目した設計を行う必要がありますが、シリアル テクノロジには制限があり、特に 1 Gbps を越えるデータ レートの場合に問題が発生します。このホワイト ペーパーでは、次世代シリアル バックプレーンに対応したプログラマブル ロジック ソリューションにおけるこれらの問題を解決するための方法について説明します。

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。

このアプリケーション ノートでは、Virtex™-II Pro RocketIO™ トランシーバのレシーバ エラスティック バッファを通して遅延を低減するデザインについて説明します。この機能を使用する場合は、RocketIO トランシーバのクロック調整およびチャネル結合機能を実行していないことが条件になります。(必要な場合は、FPGA 内でこの 2 つの機能を実行できます。)

このアプリケーション ノートでは、MPEG-2 ビデオ シグナルの量子化および逆量子化を行うリファレンス デザインについて説明します。マトリックスを量子化するため JPEG および MPEG-2 標準を使用したプロセスが開発されました。量子化または逆量子化のザインクス ソリューションについて説明します。

このアプリケーション ノートは、メモリの特定の位置に存在しその位置あるいは別の位置から実行する ROM ファームウェア画像の作成方法について説明します。このアプリケーションで示された例では、PowerPC プロセッサをターゲットとした GNU ツールが用いられています。

このアプリケーション ノートでは、PowerPC™ 405 (PPC405) プロセッサを使用し Virtex®-II Pro デザインにタイミング制約を適用する方法について示します。PPC405、Processor Local Bus (PLB)、On-Chip Peripheral Bus (OPB)、および RoketIO トランシーバ を使用したタイミング制約の相互作用について説明します。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。この相互作用は、バスとデザイン プロセッサ ブロック間でのクロックの比率によって指定されます。リファレンス デザインを使用しタイミング制約の構文および Timing Analyzer の結果を的確に示します。

データ再生成は、 RAID コントローラ内の重要な機能で、マイクロプロセッサによって制御された専用のハードウェア によって実行されるのが最適です。Virtex-II Pro® FPGA では、RAID パリティ ジェネレータおよびデータ再生成コントローラに必要なハードウェアやソフトウェアをどちらも実行できます。このリファレンス デザインでは、バースト モードの SYNCBURST™SRAM メモリ アクセスおよび内部ブロック SelectRAM+™ メモリを使用し、非常に効果的なハードウェア デザインを Virtex-II Pro FPGA で実現します。

このアプリケーション ノートでは、゛RPM グリッド ゛と呼ばれる新たなグリッド システムを用いて、特定の相対配置設定マクロ (RPM) の指定する方法を説明します。このグリッド システムは、Virtex-II Pro デバイスを含む、Virtex®-II アーキテクチャで使用できます。こでは、RPM 作成の知識があることを前提として解説しているため、その作成方法については、説明していていません。(RPM 作成については、ザイリンクス ライブラリ ガイドを参照してください)。このアプリケーション ノートでは、RPM グリッドを使用してブロック RAM およびスライスを含む配置変更可能なRPM マクロを作成する方法について説明し、この機能を活用することでブロック RAM からスライス レジスタまでのパスにおけるタイミングがどのように最適化できるかを示します。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

このアプリケーションノートは、RocketIO™ トランシーバを直接 16 ビットモードで使用する必要がある Virtex®-II Pro デザインを対象にしています。ファレンスデザインは、8 ビット/10 ビットのデータエンコーディングが不要で、出力周波数をシステム周波数の 16 倍にする必要がある場合に使用できます。

Content Addressable Memory (CAM) は、データ検索速度を向上させます。CAM をベースにした各種アプリケーションでは、データの編成およびリード/ライト パフォーマンスの必要条件は様々です。このアプリケーション ノートで解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインは、Virtex-II Pro デバイスを含む Virtex-II シリーズの真のデュアルポート ブロック SelectRAM 機能を使用して作成されています。

このアプリケーション ノートでは、多数のビデオ デザインで必要な Y’CrCb カラー スペース (色空間) から R’G’B’r カラー スペースへの変換回路のインプリメンテーションについて説明します。

Virtex®-II FPGA シリーズは、専用のオンチップ 18Kb デュアルポート同期 RAM ブロックを FIFO アプリケーション用に提供しています。このアプリケーション ノートでは、 Verilog または VHDL コード内で深度と幅が可変の 511 x 36 FIFO 共通クロック (同期) バージョンと 独立クロック(非同期) バージョンを作成する方法を説明しています。

ハフマン コーディングは、発生頻度の確率に応じて統計的に値をコード化するために使用されます。短いコードは最頻値 ( 多く現われる文字) に、また長いコードは低頻値 (あまり現われない文字) に指定します。このコーディングは、ビットストリームをさらに圧縮するため MPEG-2 で使用されます。このアプリケーション ノートでは、MPEG-2 でハフマン コーディングを実行する方法とそのインプリメンテーションについて説明します。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

Virtex®-II デバイスで利用可能なシフト レジスタは、同期 FIFO の構築に最適です。シフト レジスタ LUT プリミティブ (SRL16) の柔軟性を利用することにより、任意の幅の FIFO を作成できると同時に 1 ビットの解像度が得られます。また、カスケードした SRL16 シフト レジスタ (SRLC16) ではワード数を 16 にすることができます。

Quad Data Rate (QDR™) Synchronous Static RAM (SRAM) は、ネットワーキングやテレコミュニケーション アプリケーションに利用できる最も広帯域幅のソリューションの 1 つです。 この低価格で高性能なソリューションは、メモリ バッファリング、トラフィック管理、ルックアップ テーブル、またはリンク リストを必要とするアプリケーションに最適です。このアプリケーション ノートは、ソース同期ソリューションを使用した Virtex®-II デバイス用 QDR SRAM コントローラのインプリメンテーションについて説明します。

このアプリケーション ノートは、Virtex®-II アーキテクチャで使用できるさまざまなローカル クロック リソースについて説明します。 また、リファレンス デザイン、ソース同期アプリケーションにおけるローカル クロック リソースの使用方法についての記載も含まれます。

このアプリケーション ノートでは、両側に LocalLink インターフェイスを備えた First-In-First-Out メモリ キューであるパラメータ設定可能な LocalLink FIFO の設計について説明します。 LocalLink インターフェイスによって、プロトコルにとらわれない信号を定義でき、パケット用データ送信を行うことができます。また、フロー制御および任意の長さのデータ送信などの機能も可能になります。この LocalLink FIFO は 2 つの LocalLink インターフェイスで構成されます。一方は書き込みポートにあり、アップストリーム ユーザー アプリケーションと接続し、もう一方は読み出しポートにあり、ダウンストリーム ユーザー アプリケーションと接続します。

Queue Manager Reference Design (QMRD) は、ネットワーク プロセス アプリケーションに対してジョブ待ちする各フローおよびクラス ベースのフロー コントロールを示します。QMRD は、イングレス キュー (ingress queuing) の段階で可変長フレームを固定長ファブリック プロトコル データ ユニット (PDU) に変更し、エグレス キュー (egress queuing) の段階で固定長ファブリック PDU を可変長フレームに再びアセンブルします。このデザインにはコマンドおよびトラフィック スケジューラへ接続するステータス インターフェイスがあり、完全なトラフィック キューおよびスケジューリングのソリューションです。

J Drive プログラミング エンジンは、インシステム コンフィギュレーション (ISC) により IEEE 規格1532 プログラマブル ロジック デバイス (PLD) を迅速に直接プログラミングします。 プログラミング エンジンは、インシステム デバイスをコンフィギュレーションするため、1532 BSDL ファイルのコンフィギュレーション アルゴリズム情報を使用し、1532 データ ファイルのコンフィギュレーション データを IEEE 標準 1149.1 テスト アクセス ポート (TAP) を介して適用します。 Drive 実行ファイル、ソース コード、プログラミングの例はザイリンクス ウェブサイトからダウンロード パッケージで利用可能です。 J Drive プログラミング エンジンは CoolRunner-II、XC9500/XL/XV、Spartan-3 および Virtex-II 以降のシリーズで使用できます。

このアプリケーション ノートでは、Virtex™-II Pro RocketIO™ マルチギガビット トランシーバ (MGT) を使用して 200 Mb/s から 1000 Mb シリアル インターフェイスを提供する 3X-オーバー サンプリング リファレンス デザインについて説明します。リファレンス デザインは、1.0625 Gb/s のファイバ チャネル レートをターゲットとした MGT のバックエンドで 3X-オーバーサンプリング回路をインプリメントします。

UltraController-II は、Virtex™-4 および Virtex-II Pro Platform FPGA に組み込まれている PowerPC™ 405 (PPC405) プロセッサ コアに基づいている最小のフットプリント エンベデッド処理エンジンです。システム設計者は、ソフトウェアのアルゴリズム フレキシビリティで高性能 FPGA ファブリックを使用してさらなる自由度を得るために UltraController-II ブラック ボックス処理エンジンをより大きい ISE デザインに容易に組み込むことができます。

DEBUGHALT コントローラは、リセット ベクタにメモリも持つことができないシステム、または完全にキャッシュの範囲外のシステムの PowerPC™ 405 (PPC405) プロセッサの起動過程を単純化する FPGA ロジックの用途が広い小さな一部で、このアプリケーション ノートは、Virtex-II Pro™ FPGA で利用可能なエンベデッド PPC405 プロセッサにインプリメントされたデバッグ中断モードを説明するリファレンス デザインが付随されています。DEBUGHALT コントローラ デザインは JTAG インターフェイスを通じて PPC405 プロセッサの外部コントロールを可能にします。

このアプリケーション ノートでは、ザイリンクス ソフトウェア ツールとともにザイリンクス Virtex™-II Pro FPGA のエンベデッド PowerPC™ 405 (PPC405) プロセッサを使用したプロセッサ ロックステップシステムのインプリメンテーションについて説明します。 ロックステップ機能を確認するために、MontaVista Linux プレビュー キットで Linux オペレーティング システムの構築および実行方法、またザイリンクス ChipScope™ Pro ツールでロックステップ システムの信号をプローブする方法を習得します。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

このアプリケーション ノートでは、トレリス ターミネーションとテイル バイティングの両方をインプリメントするザイリンクス Viterbi デコーダ LogiCORE™ モジュール (バージョン5.0 以降) の使用方法について説明します。

このアプリケーション ノートでは、Virtex™-II Pro FPGA の DDR2 SDRAM メモリ インターフェイスについて説明します。

このアプリケーション ノートでは、いくつかの Virtex-II Pro™ FPGA に組み込まれている IBM PowerPC 405D から統計プロファイリング情報を生成する方法について説明します。特に、Agilent Technologies Trace Port Analyzer からせ生成されたトレース出力ファイルを gprof (GNU profiler) が判読可能なフォーマットへ変換する方法について詳しく記述しています。gprof ツールは、プログラムの機能のヒストグラムおよびそれらの機能の call-graph テーブルを生成することができます。

このアプリケーション ノートでは、Virtex-II Pro™ ML300 Evaluation Platforms で利用可能なエンベデッド IBM PowerPC™ 405 (PPC405) プロセッサ上で Linux をブートしてオープン ソース ファームウェアやユニバーサル ブートローダー (U-Boot) を実行するために必要な手順について説明します。

このアプリケーション ノートでは、ネットワーク ライン ポート (この場合、ギガビット イーサネット フレーム トラフィック) と Mesh Fabric Reference Design (MFRD) 間のシステム スペースをブリッジする traffic groomer のインプリメンテーションについて説明します。

このアプリケーション ノートでは、E-mail でステータスについて報告するネットワークが使用可能なエンベデッド システムのキャパシティを示すエンベデッド シンプル メール転送プロトコル (SMTP) クライアント リファレンス デザインについて説明します。PowerPC™ 405 用 Platform Studio デザイン環境の設定、10/100 イーサネット MAC コアの設定、および VxWorks® 用のボード サポート パッケージ (BSP) の作成について説明します。

今日のシリアル バックプレーン インプリメンテーション サポート ライン レートは 622 Mbps から 3.125 Gbps までの範囲で、さらに 10 Gbps を超えるスピードに近づいています。重要な最近の開発は、シリアル バックプレーンを定義する規格の出現です。所有権か規格に基づいたとしても、シリアル バックプレーンは高信号密度、複数コネクタ、およびかなりのトレース長を厳しく要求するシグナリング環境を提示します。高速シリアル ソリューションの性能を評価して特性化することは重要で、MultiBERT はザイリンクス マルチ ギガビット トランシーバ (MGT) でこれを達成する手段を提供します。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

放送業界用のオーディオとビデオ接続性ソリューションに関するこの資料の概要は、以前にリリースされなかった新規デザインとともに、以前に発行されたシリアル ビデオ アプリケーション ノートの最新改訂版を含んでいます。 オリジナルのアプリケーション番号のリストについては序文を参照してください。

このアプリケーション ノートでは、Virtex-II Pro™ XC2VP20 FF1152 –6 デバイスでインプリメントされた 200MHz の 4 ワード バースト QDR II SRAM インターフェイスについて説明します。

Virtex™-II Pro PowerPC™ システムが使用する Dhrystone ベンチマークおよびシステムが動作するリファレンス デザインについて説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

ザイリンクス FPGA にエンベデッド プロセッサ コアが含まれたということは、高スループット デジタル信号処理 (DSP) アプリケーションにとって画期的なことです。DSP 用 System Generator は、手作りデザインと同様の性能と効力を有するカスタム DSP データ パスのための高レベルのモデリング環境です。DSP 用 System Generator は Mathworks 社 の Simulink® および MATHLAB® ツールと密に統合されているので、FPGA デザインはユーザーの使いなれた環境でハードウェアについてあまり気を配らずにインプリメントされます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

ザイリンクス フリップ チップ BGA パッケージは、ザイリンクスの高性能 FPGA 製品の最新パッケージです。 従来のように、ダイが基板の面に付着されワイヤで接続されているパッケージングとは異なり、フリップ チップ BGA がハンダされたバンプ ダイは、基板を裏返し、伝導性のあるバンプでラミネート基板上の電極に直接接続されています。

このアプリケーション ノートでは、ザイリンクス Virtex™-II Pro FPGA のメタステーブル イベントの発生確率について説明します。テスト回路は、これらのメタステーブル イベントの平均故障間隔 (MTBF) を測定します。

このアプリケーション ノートでは、ソースの同期およびシステムの同期アプリケーションのタイミング解析に必要なタイミング パラメータについて説明します。これらのパラメータは、Virtex™-II および Virtex-II Pro™ の『データ シート』 のモジュール 3 に示されています。DCM パラメータ （TPSDCM および TPHDCM) 使用し、DCM クロック位相精度パラメータ、システム同期のピンからピンへのセットアップ/ホールド タイム、およびすべてのソースの同期パラメータについて説明します。また、メモリ インターフェイスおよび XGMII インターフェイスの解析例を示します。

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

このアプリケーション ノートに記述されたオーバーサンプリング モジュールは 3/4/5/6X オーバーサンプリングを実行します。オーバーサンプリングの比率は、マルチレート アプリケーションを容易にするために動作中に選択可能です。オーバーサンプリングされたデータの 20 ビットを受け取り、ユーザー インターフェイスに抽出されたデータを 10 ビット出力するようになっています。このモジュールは、200 Mb/s から 1000 Mb/s のラインレートを実現するために Virtex-II Pro™ RocketIO™ マルチギガビット トランシーバ (MGT) で使用することができます。

この資料は、Virtex™ シリーズ FPGA をサポートするすべてのザイリンクス インターフェイス アプリケーション ノートの概要について説明します。 また、一般的なメモリ技術のいくつかの重要な特徴についても紹介します。 各アプリケーション ノートでは、データ キャプチャ テクニック、クロックの系統 、使用される FPGA リソースおよびサポートされたメモリ技術について簡潔に記述されています。

このアプリケーション ノートでは、クローニングに対して FPGA を保護するため、コスト的に最適化されたコピー プロテクション基本構想について説明します。 デザインは外部セキュア シリアル EEPROM を利用します。 含まれている リファレンス デザインは、最適化されたPicoBlaze™ 8 ビット マイクロコントローラを使用します。 このアプリケーション ノートでは、関連する PicoBlaze ソフトウェア コードでハードウェア デザインを説明します。 コードは、秘密キーを セキュア EEPROM に読み込んで、セキュア EEPROM でユーザー システムを認証します。

このアプリケーション ノートのデザインでは、ザイリンクス Aurora プロトコル エンジンの Virtex-II Pro™ RocketIO™ トランシーバ、および Aurora とギガビット イーサネット間のブリッジを提供する 1 ギガビット イーサネット MAC コアを活用します。さらに、一般的なデータ転送用に Aurora、またはギガビット イーサネットをシステムとして使用する際の出発点として利用することができます。古いギガビット イーサネット ネットワークに Aurora デバイスを接続、ギガビット イーサネット トラフィックを使用して Aurora デバイスをテスト、および Aurora または ギガビット イーサネット インターフェイスを必要とするより大きなシステムを構築などを対象とするアプリケーションとして含んでいます。

このアプリケーション ノートでは、Virtex™-II Pro X デバイスで AC カップリングをバイパスするための方法を説明します。DC カップルされたオーバ サンプリング アプリケーションで 10 Gb/s RocketIO™ マルチギガビット トランシーバ (MGT) を使用することで可能です。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ および Virtex-II Pro™ FPGA 用の 10 ギガビット イーサネット Physical Coding Sublayer (PCS) リファレンス デザインについて説明します。PCS は、ザイリンクス RocketPHY™ 10 Gb/s トランシーバとザイリンクス LogicCORE™ 10 ギガビット イーサネット メディア アクセス コントローラ (MAC) コア、LogicCORE XAUI コア、または 10 ギガビットの独立したメディア インターフェイス (XGMII) リファレンス デザイン (XAPP606) 間を接続します。

このアプリケーション ノートでは、Virtex™-II または Virtex™-II Pro FPGA にシリアル化された LVDS 出力を備える高速 Texas Instruments (TI) ADS5273 AD コンバータ (ADC) を接続する方法について説明します。 このファミリから低速の ADC デバイスは Spartan™-3 FPGA に接続することができます。

このアプリケーション ノートでは、Virtex™-II Pro デバイスを一般的な I/O (CIO) ダブル データ レート (DDR) のレイテンシを削減した DRAM (RLDRAM II) デバイスとインターフェイスする方法について説明します。リファレンス デザインは、1 ピンあたり 540Mb/s のデータ転送で、270MHz のクロック レートの 2 つの CIO DDR RLDRAM II デバイスを対象とします。

このアプリケーション ノートでは、高度ビットストリーム セキュリティ用に Virtex-II™ FPGA でどのようにバッテリーを非常に簡単にインプリメントすることができるかを説明します。いくつかのザイリンクス推奨デザインを示します。

このアプリケーション ノートでは、ザイリンクス Virtex-II™ または Virtex-II Pro™ デバイスをどのように Philips TZA3015HW 30 Mbit/s から 3.2 Gbit/s A-rate 4 ビット ファイバ光学トランシーバに接続できるかを示します。このアプリケーション ノートのリファレンス デザインは TZA3015HW を使用します。

このアプリケーション ノートでは、3.125 Gb/s RocketIO™ MGT の RXRECCLK 用の Virtex-II Pro™ アーキテクチャで利用可能なローカル クロック リソースについて説明します。

このアプリケーション ノートでは、RocketIO X ビットエラー レート テスタ リファレンス デザインのインプリメンテーションについて説明します。リファレンス デザインは、ひとつの Virtex-II Pro X FPGA に組み込まれた RocketIO X マルチ ギガビット トランシーバ (MGT) ポート間のひとつ、または複数の point-to-point リンク (2.5 Gb/s から 10 Gb/s) で、エンコードされていない高速シリアル データを生成、および検証をします。

このアプリケーション ノートでは、Virtex™-II Pro FPGA ファミリのザイリンクス RocketIO™ マルチ ギガビット トランシーバ (MGT) ブロックの機能性を拡張するコンフィギャブル フィジカル コーディング サブレイヤ (CPCS) リファレンス デザインについて説明します。

ボード上のデバイス間、または LVDS 差動標準を使用するバックプレーン上のカード間のデータのシリアル転送は、十分に確立されています。既存のカードは新技術に接続することができる必要があります。このアプリケーション ノートでは、AC カップリングおよび DC カップリングによるザイリンクス RocketIO™ マルチギガビット トランシーバ (MGT) で使用される カレント モード ロジック (CML) 技術で標準 LVDS トランシーバに相互連結させることが可能な 2 つの方法について説明します。

-7 スピード グレードの Virtex-II Pro™ デバイスに組み込まれた PowerPC™ 405 プロセッサ ブロックによって、400 MHz までのスピードを実現することができます。 だたし、デュアル プロセッサ デバイスの左側のプロセッサを使用する場合、いくつか考慮すべき点があります。 このアプリケーション ノートでは、これらの注意点について説明し、左側にあるプロセッサを 350 MHz 以上のスピードで動作させる場合に必要となるマクロについて解説します。

このアプリケーション ノートでは、外部メモリ インターフェイス (EMIF) を使用して、Texas Instruments™ S320C6000 シリーズ デジタル信号プロセッサ (DSP) に接続するザイリンクス FPGA について説明します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な YCbCr カラー スペースから RGB カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、多くのビデオ設計で必要な RGB カラー スペースから YCbCr カラー スペースの変換回路のインプリメンテーションについて説明します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、MicroBlaze™ プロセッサ システムにおけるマルチ チャネル OPB 同期 DRAM コントローラの使用について示します。

このアプリケーション ノートでは、DDR メモリ フィードバック クロックの最適なフェイズ シフトを決定するのに使用することができるシステムを構築する方法について説明します。 このシステムでは、DDR メモリは OPB か PLB のどちらかに付随するコントローラによって制御され、エンベデッド マイクロプロセッサ アプリケーションで使用されます。 また、このリファレンス システムは、システムが動作していて GPIO コアがフェイズ シフトを制御している間、出力クロックのフェイズを変えることができるように構成されている DCM を使用します。 GPIO 出力は、PPC または MicroBlaze™ マイクロプロセッサで実行できるソフトウェア アプリケーションによって制御されます。

このアプリケーション ノートは二次元順序フィルタのインプリメントについて説明します。リファレンス デザインは、効率的なソーティング アルゴリズムの RTL VHDL インプリメンテーションを含んでいます。

このアプリケーション ノートでは、ザイリンクス UltraController GPIO のインターフェイスの I/O を使用してソフトウェア UART を使用する方法について説明します。

ザイリンクスのメッシュ ファブリック リファレンス デザインは Virtex™-II Pro™ デバイスをベースにしたフル メッシュ ライン カード対応の開発ボードです。このメッシュ ファブリック デザインは完全にパラメータ化された IP コンポーネントなので、設計者はこのデザインを さまざまな組み合わせの Virtex-II Pro デバイスに分割できます。

このアプリケーション ノートおよび付随のリファレンス デザインでは、非同期データ キャプチャ テクニックを使用して SPI 4.2 などのようにバス インターフェイスで使用されるダイナミック フェイス アライメント (DPA) モジュールについて説明します。DPA モジュールは、Virtex-II™ および Virtex-II Pro™ デバイスで 800Mbps より速く動作することができます。チャネルからチャネルのスキューを取り除くことができるワード アライメント ユニットを含んでいます。このドキュメントは 「XAPP671：非同期データ キャプチャ テクニックを使用した高速データ リカバリ」の拡張版です。

このアプリケーション ノートでは、Virtex®-II Pro、Virtex-II Pro X、Virtex-4、Virtex-5、Spartan®-3E、Spartan-3 FPGA 2.5V LVPECL および低電圧差動信号 (LVDS) を含むザイリンクス 2.5V 差動レシーバと 3.3V LVPECL ドライバ (低電圧ポジティブ エミッタ結合論理回路) のインターフェイス方法について説明します。サポートされている IBIS シミュレーション結果にいくつかのインターフェイスの変更が示されています。

ギガビット イーサネット集合体リファレンス デザイン (EARD) は、オプションの frame-mapped Generic Framing Procedure (GFP-F) で SPI-4.2 への 8 つまでのギガビット イーサネット ポートの集合体を実証します。

このアプリケーション ノートでは、ザイリンクス Platform Flash コンフィギュレーション PROM とザイリンクス Spartan™ または Virtex™ ファミリ FPGA 間のコンフィギュレーション データをモニタするザイリンクス CoolRunner-II™ CPLD の使用を説明します。目的は、PROM に格納された 1 つ以上のコンフィギュレーション ファイル用に最新版管理を提供すると同時に FPGA の信頼できるコンフィギュレーションを確かにすることです。

Reduced Gigabit Media Independent Interface (RGMII) は、Gigabit Media Independent Interface (GMII) として使用できます。 このアプリケーション ノートでは、RGMII を適用可能なモジュールを使用し、Gigabit Ethernet MAC と Gigabit PHY を接続するためのピン数を 24 ピンから 12 ピンに削減する方法について説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro™ および Spartan™ のアーキテクチャで、同じパターンを一致させる機能を使用またはこの機能を使用せずにブロック メモリでシリアライザやデシリアライザを効果的にインプリメントする方法について説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

高速メモリ インターフェイスの設計を行うことは非常に困難なことです。ザイリンクスでは、Virtex-II™ および Virtex-II Pro™ FPGA を使用しこのような設計を容易に実現します。このアプリケーション ノートでは、インターフェイス設計を容易に行う方法について考察し、設計を行う際に重要となる概念を示しながら、さまざまな設計手法について解説します。ここに記載されているすべての例は、XC2VP20FF1152-6 Virtex-II Pro FPGA での DDR-1 インターフェイスを前提としています。このインターフェイスの速度は、200 MH です。

このアプリケーション ノートは、64B/66B 符号化スキームのエンコードおよびデコード ブロックについて説明します。このアプリケーションは、Virtex-II Pro™ デバイスの RocketIO トランシーバ、あるいはVirtex-II/Virtex-II Pro デバイスがある外部 SERDES のデザインを使用することができます。

このアプリケーション ノートでは、Virtex-II Pro™ デバイスで DCM およびローカル反転クロック テクニックを使用した DDR インターフェイスのインプリメンテーション ガイドラインについてを説明します。

UltraController™ エンベデッド プロセッサは、軽量 PowerPC™ マイクロコントローラの完全なリファレンス デザインです。3 32 ビット I/O デザインは、大規模なデザインで統合する場合の簡単なブロックで、リセットおよびクロック入力のみしか使用しません。 UltraController ソリューションでは、Virtex-II Pro™ デバイスおよびブロック RAM で使用可能な PowerPC プロセッサを使用します。 このUltraController デザインは、ロジック、データ コントロール、デバイスコンフィギュレーション、システム監視、単純なデータ操作などさまざまなアプリケーションに使用できます。

このアプリケーション ノートでは、Virtex™-II および Virtex-II Pro™ デバイスの高速データ リカバリの方法として非同期データ キャプチャのテクニックを説明します。このアプリケーション ノートに付随するリファレンス デザインでは、データが 0.3UI のジッタ で 622Mb/s DDR で動作するインターフェイスでどのようリカバリされるかを示します。

TCP/IP は 、2 つのホスト間で信頼性のあるデータ通信を提供できるように設計された通信プロトコル スタックです。ネットワーク上でデータ通信を行うときによく使用されます。主に、電子メール、ウェブページのブラウズ、インスタント メッセージ、ファイルのダウンロードなどに使用します。また TCP/IP は、エンベデッド システムでの利用率も増加しています。このアプリケーション ノートでは、Virtex-II™ Pro PowerPC™ プロセッサにおけるオープン ソース TCP/IP スタックの使用法を説明します。またリファレンス デザインの例を 使用して Insight Electronics 社および Memec 社が設計した Virtex-II Pro 開発ボードでペリフェラルとの遠隔通信ができます。

このアプリケーション ノートでは、Virtex-II Pro の内部コンフィギュレーション アクセスポート (ICAP） を使用して実行する RocketIO™ トランシーバ属性のインサーキット パーシャル リコンフィギュレーションについて説明します。このソリューションでは、IBM PowerPC™ 405 (PPC405) プロセッサを搭載した Virtex-II Pro デバイスを使用して、RocketIO マルチ ギガビット トランシーバ (MGT) のプリエンファシスおよび差動スイング制御属性のパーシャル リコンフィギュレーションを実現します。これらの属性はシステムが設置される前または後に変更して MGT 信号伝送を最適化できます。またこのソリューションは、特性化、キャリブレーション、システム テストにも使用できます。

このアプリケーション ノートは、RocketIO トランシーバ ビットエラー テスタ (BERT) リファレンスデザインのインプリメンテーションを説明し、単一の Virtex-II Pro™ FPGA に搭載の 2 基の RocketIO MGT 間のシリアル リンク (1.0 ~ 3.125Gb/s) を説明します。このシステムを構築する場合、IBM CoreConnect™ インフラストラクチャで、 PLB やDCR バスを使用して PowerPC™405 プロセッサ (PPC405) を外部メモリおよびペリフェラルに接続します。このリファレンス デザインでは、2 チャネル ザイリンクス ビット エラー レート テスタ (XBERT) モジュールを使用し、RocketIO トランシーバによる高速シリアル データの送受信を実現します。

このアプリケーション ノートでは、 RocketIO™ マルチギガビット トランシーバ (MGT) のプリエンファシスおよび差動スウィング制御属性の部分的なリコンフィギュレーションを行うために IBM PowerPC™ 405 コアを使用した Virtex-II Pro™ デバイスのプリ エンジニア ソリューションについて説明します。このソリューションは、他の FPGA デザインを変更せずに、多様なシステム環境用の MGT 信号伝送を最適化するためにこれらの属性を修正しなければならないアプリケーションに最適です。また、ここで説明するハードウェアおよびソフトウェア エレメントはどの Virtex-II Pro デザインにも容易に統合できます。関連するリファレンス ファイルはすべての Virtex-II Pro ファミリ デバイスをサポートします。

このアプリケーション ノートでは、Virtex™-II Pro システム デザインで 3.3V I/O とインターフェイスする方法について説明します。 LVDCI_33 I/O 規格を使用して LVCMOS あるいは LVTTL 外部インターフェイスへの接続、PCI (Peripheral Component Interface) バス インターフェイス ソリューション、デバイスコンフィギュレーションそしてその他のボードレベルでのデザイン テクニックについて説明します。

未使用 RocketIO MGT は、FPGA 、または残りのシステムのいずれかに使用するために低いジッタ クロックを生成する、周波数シンセサイザーとして使用することができます。

このアプリケーション ノートでは、最高 4 つまでのギガビット イーサネット ポートを提供するミックスバージョン IP ルータ用のリファレンス デザインについて説明します。MIR は複数のギガビット イーサネット ネットワークがネットワークに直接接続された IPv4 と IPv6 が混同したホストやルータで動作する場合や、ノードがルータを介して到達した場合に有効です。Virtex-II Pro™ ファミリでは、インターネット機構を IPv4 から IPv6 に内部的および外部的に移行した場合にルータ機能の移行が容易に行え、既存のパフォーマンスも維持することができます。

Virtex®-II Pro、Virtex-4 および Virtex-5 FPGA ファミリ用に 3.3V PCI ソリューションについて説明します。

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 および Spartan-3E デバイスを 3.3V または 5V PCI バスへ接続する方法について説明します。 このデザインは、Virtex-II デバイスと 5V の PCI バスによるアプリケーションおよび Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 または Spartan-3E デバイスと 3.3V または 5V の PCI バスによるアプリケーションについての一般的なソリューションに対する要求に応えるものです。

このアプリケーション ノートでは、Virtex™-II、Virtex-II Pro、Virtex-4、または Virtex-5 デバイスのエラー訂正コントロール (ECC) モジュールのインプリメンテーションについて説明します。 デザインは、シングル ビット エラー(64 ビット データと 8 パリティ ビット、または 32 ビット データと 7 パリティ ビットのどちらからなるコード ワード) をすべて検知、訂正することができ、また、データのダブル ビット エラーを検知することもできます。 このデザインは、ECC オペレーション用の簡単でパワフルな方法のハミング コードを利用します。 その結果、このデザインはすぐれた性能およびリソース利用を提供します。

このアプリケーション ノートでは、VHDL および Verilog で作成された Virtex™-II パイプライン方式の乗算器プリミティブ (MULT18X18 と MULT18X18S) の高速で最適化されたインプリメンテーションについて説明します。

このアプリケーション ノートでは、アナログ デバイス TigerSHARC TS20x デジタル信号プロセッサ(DSP) と互換性をもつ送信モジュールおよび受信モジュールについて説明します。 これらの 2 つのマクロを使用することによって、Virtex-II™ Pro グレード -7 デバイスが送信している場合は 1 ライン (500 MB/s) 当たり 1000 Mb/s までのスピードで、Virtex-II Pro グレード -7 デバイスが受信している場合は 1 ライン当たり 500 Mb/s までのスピードで、4 ビット LVDS link に 128 ビット ワードのダブル データ レート (DDR) 通信を可能にします。

このアプリケーション ノートでは、低電圧差動信号 (LVDS) 17ペア （1 クロックと 16 データ チャンネル） を使用した最高 644 MHｚ で動作するシングル データ レート (SDR) のトランスミッタとレシーバのインターフェイスについて説明します。このデザインは、Virtex-II™ および Virtex-II Pro™ FPGA にインプリメントすることができます。添付のリファレンス デザイン ファイルには、Virtex-II XC2V3000-FF1152 -5 スピード グレードのデバイスをターゲットとしたインプリメンテーション例が含まれています。

This document provides information for debugging board level problems by using ChipScope™ Pro with Endpoint for PCI Express designs using Virtex™-4, Virtex-5, Virtex-II Pro FPGAs, the Endpoint PIPE for PCIe core using Spartan™-3/-3E/-3A FPGAs, and in the Endpoint Block Plus for PCIe core with Virtex-5 devices.

このアプリケーション ノートでは、Endpoint Block Plus Wrapper、Endpoint、および Endpoint PIPE for PCI Express® ザイリンクス ソリューションで提供するプログラムド入力/出力 (PIO) デザインを実行するための Memory Endpoint Test (MET) デモンストレーション ドライバを使用して説明します。

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

このアプリケーション ノートでは、テレコミュニケーション アプリケーション用の Virtex® および Spartan® FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL の性能およびループの安定性は評価されています。

このアプリケーション ノートでは、ザイリンクス デバイスの可変長コーディング Variable Length Coding (VLC) について説明します。ジグザグ コーディングおよびランレングス コーディングは、MPEG-2 エンコーダで実行されます。ジグザグ コーディングによって DCT 係数が周波数の増加の順に配列されます。これらの係数は、ラン (run) が発生数、長さ (length) が振幅を示すランレングス ペアとしてコード化されます。

このアプリケーション ノートでは、1つの 4-チャネル ザイリンクス SPI-4.2 (PL4) コアから 4つの 1-チャネル SPI-3 (PL3) リンク層コアにブリッジするために使用するリファレンスデザインについて説明します。このデザインは、デバイス Virtex®-II にインプリメントされています。

このアプリケーション ノートでは、Virtex-II Pro® トランシーバおよびザイリンクス Aurora Protocol Engine を使用した、バックプレーン環境での共有メモリへの複数ポートのインターフェイスについて説明します。通常、マルチプロセッサ システムは、バックプレーン システムで見られるため、分散プロセス アプリケーションをバックプレーン バスを介して共有メモリに接続する必要があります。共有メモリの接続前のセマフォを試験するソフトウェア プロトコルとともにハードウェアの test-and-set ロック メカニズムを使用することにより、共有メモリへのアトミックなアクセスが可能となります。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。