Virtex

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

This application note describes how to retrieve user-defined data from Xilinx configuration PROMs (XC18V00 and Platform Flash devices) after the same PROM has configured the FPGA. The method to add user-defined data to the configuration PROM file is also discussed.

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

このアプリケーション ノートでは、FPGA のVirtex™ シリーズで SONET および OTN デザインで使用するスクランブラのデザインについて説明します。SDH (Synchronous Digital Hierarchy) のスクランブラ機能は SONET 用と同様です。

このアプリケーション ノートは、多くのビデオ デザインで必要とする R'G'B' から Y'CbCr カラースペースへの変換を説明します。赤、緑、青、Luma にティック マークがある場合は、コンポーネントがガンマ コレクション スペースにあることを示します。ガンマ コレクションは カラー相差シグナル Cr と Cb には実行されません。

This application note describes a full-featured transmitter/receiver macro that can communicate with Spartan™ and Virtex™ FPGA families via the Analog Devices ADSP-TS101S TigerSHARC™ link-port function.

The Cyclic Redundancy Check (CRC) is a powerful technique to obtain data reliability. This application note discusses the implementation of Configurable CRC Modules with LocalLink interfaces. The user can tailor the features of these modules to suit the protocol or application that is implemented in their system. The user-specified options for each of the configurable features are input parameters to the VHDL code for the modules.

MicroBlaze™ has the ability to use its dedicated FSL bus interface to integrate a customized IP core into a MicroBlaze soft processor-based system. This document describes possible methods to include customized IP cores into an SCP-based design.

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex Spartan、XPLA3、XC9500、XC17S00、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

パッケージのひずみが発生する非常に大きな原因の 1 つとして、はんだリフロー プロセスがあります。このアプリケーション ノートでは、はんだリフロー プロセスについての詳細および BGA コンポーネントのリフローを正常に行うための手順について紹介します。

検証は、FPGA デザイン プロジェクトの一部です。新しいマルチミリオン ゲートの FPGA には、製品が市場に出るまでの時間を短縮するために行う検証の場合、通常の検証モデルでは適さず、より新しい方法が必要になります。このアプリケーション ノートでは、検証プランのデザインとインプリメンテーションに使用する方法を、実際の検証ケース スタディを通じて詳細に解説します。

このアプリケーション ノートでは、ザイリンクス Design Manager (DM) および Flow Engine (FE) バージョン 2.1i について説明します。バージョン 2.1i では、DM/FE がより一層使いやすくなりました。"self-contained revisions" および "Smart" フロー エンジンなど多くの新機能が追加されました。

M2.1i のリリースにより、Floorplanner で FPGA の Virtex™ ファミリがサポートされています。このアプリケーション ノートでは、ブロック RAM、グローバル クロック バッファ、DLL,およびキャリー ロジックなどのような Virtex-特有のアーキテクチャ機能が、Floorplanner 上でどのように表示されるかを示し、これらのエレメントを含むデザイン設計について説明します。

このアプリケーション ノートでは、FPGA Editor バージョン 2.1i に 関する情報を記載し、EPIC の以前のバージョンとの違いについて解説します。(一般的な、FPGA Editor 使用方法については、FPGA Editor ガイドを参照してください)。 また、ズームおよびピン配置を再び EPIC タイプで行うための方法についても説明します。

2.1i ソフトウェアでは、Trace、Timing Analyzer、FloorPlanner、Constraints Editor およびその他のインプリメンテーション ツールの機能が改善され、Virtex™ デバイスを使用した設計がより容易になりました。 このアプリケーション ノートでは、2.1i インプリメンテーション ツールを使用し、Virtex デザインに制約を適用する場合に必要な手順について説明します。Virtex デザインで、CLKDLL を使用して制約を適用する方法について説明し、結果を Timing Analyzer レポートで検証します。

This application note describes difference-based partial reconfiguration. This type of reconfiguration is used when making small changes to design parameters including logic equations, filter parameters, and I/O standards.

このパッケージ互換性ガイドは、ピン配置と、Virtex™ ファミリと Virtex™-E、Virtex™-E 拡張メモリ (Virtex™-EM) デバイス間のパッケージ互換性について設定されたガイドラインを解説します。 Virtex-E ファミリについての最新情報については、ザイリンクス ウェブ サイト http://www.xilinx.co.jp をご覧ください。

このアプリケーション ノートでは、Spartan™-II および Virtex™ ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

When designing digital systems, there is often a requirement to synchronize incoming data and clock signals with an internal system clock (i.e., the internal and external clock are at exactly the same frequency, but due to variable backplane, board, or application-specific standard product (ASSP) delays, the phase relationship is not known). The circuit described in this application note addresses this issue for both single traces and data busses up to 160 MHz in a Virtex™-E, -7 device. The speed limitation is imposed by the maximum frequency that can be accepted by the Data Locked Loop (DLL), in a mode where it is capable of providing both a new clock and a new clock shifted by 90 degrees.

Data recovery is a mechanism that allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts this information from the data stream concerned, but sometimes the receiver’s clock is used for data transmission. The circuit described in this application note provides a partial solution at data rates up to 160 Mb/s in a Virtex™-E -7 device, a Spartan™-IIE -6 device, or a Spartan-3 -4 device, and up to 420Mb/s in a Virtex-II -5 device or a Virtex-II Pro™ -6 device. The solution is partial in the sense that no clock is actually recovered, but the data arriving is fully extracted. The speed is limited by the maximum frequency that can be accepted by the Delay Locked Loop (DLL), in a mode where the DLL is capable of providing both a new clock, and another clock shifted by 90 degrees.

This application note describes highly optimized UART transmitter and receiver macros for Xilinx Virtex®, Virtex-E, and Spartan®-II devices. The UART_TX and UART_RX macros are fully compatible with the standard Universal Asynchronous Receiver Transmitter (UART) communication protocols used for connecting to devices, such as PCs or microcontrollers.

重畳インターリーバ テクノロジは、SDH および PDH ラジオ システム、GSM および UMTS モバイルコミュニケーションシステム、送信チャネルを雑音から保護する point-to-multipoint ラジオシステムといったテレコミュニケーションアプリケーションに広く利用されています。送信側で、重畳インターリーバはシリアル入力データを N-ビットの言語に並列化し、データ言語を N 遅延線をとおしてけた送りします。遅延データは伝送用の PISO シフト レジスタをとおしてけた送りされます。 受信側では、入ってくるデータ ストリームは二重遅延線とシフト レジスタで再構成されます。

リニア フィードバック シフト レジスタ (LFSR) は通常、疑似ランダム ビット ストリームが必要とされるアプリケーションで使用されます。 疑似ノイズ (PN) コード ジェネレータ (XAPP211) や Gold コード ジェネレータ (XAPP217) が Code Division Multiple Access (CDMA) システムで通常使用されるように、LFSR は回路の機能構築ブロックです。このアプリケーション ノートでは、エリア効率の高いデザインに SRL16 (Shift Register Look-Up Table) primitive を使った LFSR のインプリメンテーションを 2 種類解説しています。最初の LFSR インプリメンテーションはパラレル出力アクセスとパリティ計算について、2 番目のインプリメンテーションはマルチサイクル出力アクセスと逐次パリティ計算について述べています。

ここでは、 VirtexTM シリーズと Spartan-II ファミリ FPGA にインプリメントされている、高速、リコンフィギュラブル、正確な Transposed Form FIR フィルタ デザインについて説明します。このアプリケーション ノートにある VHDL リファレンス デザインは容易に変更でき、係数やタップ数などのフィルタのパラメータを変更できます。デジタル シグナル プロセシング アプリケーション (DSP) に FPGA を使う利点に重点を置き、デジタル フィルタ用のデザイン メソドロジを説明しています。Core Generator ツールは、このリファレンス デザインに替わるものとして、予め最適化されたソリューションを提供しています。

Code Division Multiple Access (CDMA) システムでよく使用される Gold コード ジェネレータは、相関プロパティを伴うコード シーケンスを生成します。このアプリケーション ノートでは、ゴールド コード ジェネレータをVirtex™、Virtex™-E、Virtex™-EM、Virtex™-II、および Spartan™-II デバイスにインプリメントする方法について説明します。ゴールド コード ジェネレータは、SRL16 マクロを使って、Virtex または Spartan-II デバイスに適切に設定された Linear Feedback Shift Registers (LFSR) を使用します。

このアプリケーション ノートでは、シングル イベント アプセットの修正を目的とした Virtex™ シリーズ FPGA のリコンフィギュレーションについて説明します。読者は、Virtex SelectMAP インターフェイスの他、コンフィギュレーションおよびリードバック オペレーションの基本を把握されていることが必要です。ザイリンクス アプリケーション ノート XAPP138 の詳細を再度ご覧ください。

Code Division Multiple Access (CDMA) は、台頭してきた Universal Mobile Telecommunications System (UMTS) で、急速に採用されつつあるデータ伝送技術です。このアプリケーション ノートでは、Virtex™、Virtex™-II、および Spartan™-II デバイスの�