Virtex

このアプリケーション ノートでは、パラメータ化された VHDL リファレンス デザインで二次元のフィルタリングをするザイリンクス FPGA ソリューションを提供します。

このアプリケーション ノートでは、様々な色差信号フォーマット間の一般的に使用される変換を実行するために必要な 6つの回路のインプリメンテーションについて説明します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

このアプリケーション ノートでは、データがクロック サイクルにつき 16 ビットあるいは 64 ビットで処理される SONET/SDH システムにおける基本的なワード アラインメントとデフレーミングのロジックについて説明します。

周期的冗長チェック (CRC) はデータの信頼性を獲得するために有効なテクニックです。 このアプリケーション ノートでは、コンフィギャブル CRC モジュールの LocalLink インターフェイスとのインプリメンテーションについて説明します。 ユーザーは、これらの機能をシステム内でインプリメントされるプロトコルまたはアプリケーションに適するように調整できます。 また、各コンフィギャブル機能に対してユーザーが指定するオプションは、モジュールの VHDL コードへの入力パラメータです。

MicroBlaze™ は、カスタマイズされた IP コアを MicroBlaze ソフト プロセッサ ベースのシステムへ統合するための専用 FSL バス インターフェイスがあります。このアプリケーション ノートでは、カスタマイズされた IP コアを SCP ベースのデザインへ含めるための方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

このアプリケーション ノートでは、イーサネット ポートを通して FPGA のリモート リコンフィギュレーションのテクニックについて説明します。

このアプリケーション ノートでは、ザイリンクス Design Manager (DM) および Flow Engine (FE) バージョン 2.1i について説明します。バージョン 2.1i では、DM/FE がより一層使いやすくなりました。"self-contained revisions" および "Smart" フロー エンジンなど多くの新機能が追加されました。

M2.1i のリリースにより、Floorplanner で FPGA の Virtex™ ファミリがサポートされています。このアプリケーション ノートでは、ブロック RAM、グローバル クロック バッファ、DLL,およびキャリー ロジックなどのような Virtex-特有のアーキテクチャ機能が、Floorplanner 上でどのように表示されるかを示し、これらのエレメントを含むデザイン設計について説明します。

このアプリケーション ノートでは、FPGA Editor バージョン 2.1i に 関する情報を記載し、EPIC の以前のバージョンとの違いについて解説します。(一般的な、FPGA Editor 使用方法については、FPGA Editor ガイドを参照してください)。 また、ズームおよびピン配置を再び EPIC タイプで行うための方法についても説明します。

2.1i ソフトウェアでは、Trace、Timing Analyzer、FloorPlanner、Constraints Editor およびその他のインプリメンテーション ツールの機能が改善され、Virtex™ デバイスを使用した設計がより容易になりました。 このアプリケーション ノートでは、2.1i インプリメンテーション ツールを使用し、Virtex デザインに制約を適用する場合に必要な手順について説明します。Virtex デザインで、CLKDLL を使用して制約を適用する方法について説明し、結果を Timing Analyzer レポートで検証します。

このアプリケーション ノートは、差分ベースのパーシャル リコンフィッギュレーションについて説明します。このリコンフィギュレーション方法は、ロジック式、フィルタ パラメータ、および I/O 規格などのデザイン パラメータを少し変更する場合に使用されます。

デジタルシステムを設計する場合、通常、入力データとクロック信号を内部システム クロックと同期させることが必要となります。内部クロックと外部クロックの周波数はまったく同じですが、バックプレーン、ボード、特定用途向け標準製品の遅延が可変であるため、位相関係が不明です。本書で説明されている回路は、Virtex®-II -5 デバイスで最大 210MHz までの単一トレースおよびデータ バスでこの問題に対応しています。速度は、新規クロックと 90 度位相シフトさせた新規クロック両方を生成できるモードの DCM (デジタル クロック マネージャ) で許容可能な最大周波数によって制限されます。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、ザイリンクス Virtex、Virtex-E、 Spartan-II デバイス用に高度に最適化された UART トランスミッタとレシーバ マクロについて説明します。ART_TX と UART_RX マクロは相互の交信のみならず、PC やマイクロコントローラなどのデバイスへの接続に使われる標準 UART (Universal Asynchronous Receiver Transmitter) 通信プロトコルと完全互換です。

このアプリケーション ノートでは、シングル イベント アプセットの修正を目的とした Virtex™ シリーズ FPGA のリコンフィギュレーションについて説明します。読者は、Virtex SelectMAP インターフェイスの他、コンフィギュレーションおよびリードバック オペレーションの基本を把握されていることが必要です。ザイリンクス アプリケーション ノート XAPP138 の詳細を再度ご覧ください。

PN (Pseudo-random Noise : 擬似ランダム ノイズ) ジェネレータは、すべてのスペクトラム拡散システムの中核をなすものです。Code Division Multiple Access (CDMA) 基地局内には、多くの PN ジェネレータが必要とされます。PN ジェネレータは、伝送インターフェイスを越えて個々のユーザ信号の同期をインプリメントし、一意に符号化します。PN ジェネレータは、リニア フィードバック シフト レジスタ (LFSR) をベースとしています。Virtex™ シリーズまたは Virtex™-II シリーズのすべての LUT は、16 ビットのシフト レジスタとして設定されます。こうしたことから、Virtex デバイスは、効率の良い LFSR をインプリメントし、代替のフリップフロップのみの PLD 構造と比べ、リソースの使用率を大幅に削減することができます。

このアプリケーション ノートでは、Virtex™ および Virtex™-II SRL マクロを使ったリニア フィードバック シフトレジスタ (LFSR) のインプリメンテーションについて説明します。 また、15 ビット LFSR、52 ビット LFSR、および 118 ビットのLFSR の最適なインプリメントについても解説します。

シフト レジスタや SelectRAM™ メモリおよび高速キャリー ロジック チェーンなどの基本的な LUT の再プログラム機能を活用することにより、柔軟性の高い CAM (Content Addressable Memory) を Virtex デバイスに含むことができます。CAM は、 Spartan™ および XC4000X™ デバイスでも実行可能ですが、このアプリケーション ノートでは、Virtex デバイスを使用した場合のみについてを説明します。

パーシャル リコンフィギュレーションによってトリプル モジュール リダンダンシー (TMR) をシングル イベント アプセット (SEU) 修正と組み合わせると、SEU を緩和するためのパワフルで効率的な方法が実現できます。 この方法は、ザイリンクス FPGA の Virtex™ シリーズでのみサポートされています。 ザイリンクス アプリケーション ノート XAPP216 では、SEU 検出/訂正のためのリードバックおよびパーシャル コンフィギュレーションの使用について説明します。 このアプリケーション ノートでは、Virtex アーキテクチャで TMR ロジックを構築およびインプリメントする際に推奨される設計方法の概要を説明しています。

このアプリケーション ノートでは、マルチ チャネル シリアル/パラレル コンバータを通じてシリアル データ ストリームからパラレル データへの多重同期の変換について説明します。

ザイリンクス FPGA の電力消費は、内部ロジック トランジションの数によって左右され、動作クロック周波数と比例しています。デバイスのサイズが大きくなると、消費する電力も多くなります。適切なヒート シンクが施されていなければ、発生する熱はたちまち最大許容ジャンクション温度を越えてしまいます。さらに初期状態、遷移ビへビア、ターン ON、ターン OFF などの電力供給条件も重要です。デバイスの電力供給をバイパスしたりデカップリングするには、電流供給やデバイス クロック周波数に対する慎重な考慮が必要です。これらのすべてを考慮することにより、優れたデザインを作成できます。

このアプリケーション ノートでは、コンフィギュレーション ビットストリームのデータのビット位置に重点をおいた Virtex™ アーキテクチャの概要について説明します。ビット位置を把握することは、オンチップ データへのアクセスや変更を行う上での基本となります。チップに搭載された回路を停止させることなく動作中の回路の機能を変更したりテストできる FPGA アプリケーションを作成することも可能となります。この資料に使われている用語について解説した用語集も含まれています。

このアプリケーション ノートでは、バウンダリ スキャン(JTAG) インターフェイス使用による、Virtex FPGA デバイスのコンフィギュレーションとリードバックについて解説します。 Virtex デバイスには、IEEE 規格 1149.1 対応のバウンダリ スキャンがあります。 このアプリケーション ノートは、Virtex データシートのコンフィギュレーション セクションとアプリケーション ノー ト XAPP138 「Virtex コンフィギュレーション とリードバック」を補足するものです。 この資料をお読みになる前に Virtex データシートと XAPP138 をお読みください。

このアプリケーション ノートは、 Virtex™ データ シートに記載されているコンフィギュレーションに関する説明を補足するものです。このアプリケーション ノートの前に、Virtex データシートをお読みください。このアプリケーション ノートでは、Virtex のコンフィギュレーションおよびリードバックと以前のザイリンクス FPGA 製品の違いについて説明し、コンフィギュレーション プロセスおよびフローの詳細について解説します。コンフィギュレーション モード別に概要と詳細を述べ、最後にデータ ストリーム形式と、リードバックの機能と操作について説明します。

このアプリケーション ノートでは、平均的な処理、ノミナル電源電圧および室温のための出力シンクとソース電流のカーブを示します。(その他のデバイス ファミリについては、XAPP150 を参照してください)。 また、追加データについては、ザイリンクス IBIS ファイルを参照してください。

Virtex™ FPGA ファミリは、最高 8 個の完全デジタルDLL ( ディレイ ロック ループ) 回路を提供します。この回路ではオンチップ専用で、ゼロ伝搬遅延、デバイスで分配される出力信号間のロースキュー、および高度なクロック領域制御が可能となります。 これらの専用 DLL を使用すると、システム レベルのデザインを改善してシンプルにするいくつかの回路をインプリメントできます。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、PROM を FPGA に設定した後にザイリンクス コンフィギュレーション PROM(XC18V00 と Platform Flash デバイス) からユーザーに定義されたデータを取り出す方法について説明します。ユーザーが定義したデータをコンフィギュレーション PROM ファイルに加える方法も述べています。

このアプリケーション ノートでは、アナログ デバイス ADSP-TS101S TigerSHARC™ リンクポート機能を介し、Spartan® および Virtex® FPGA と通信することができるフル機能のトランスミッタ/レシーバ マクロについて説明します。

Virtex® FPGA シリーズには、4096 個のメモリ セルを持つデュアル ポート同期 RAM の専用ブロックがオンチップにあり、これは、FIFO アプリケーションでの使用に理想的です。このアプリケーション ノートでは、Verilog コードまたは VHDL コード内で深さと幅が調整可能な 512 x 8 FIFO の共通クロック (同期) バージョンおよび独立クロック (非同期) バージョンの作成方法について説明します。デザインの手動配置バージョンは、-6 スピード グレードのデバイスで 170MHz で動作します。

CAM (Content Addressable Memory) は、その内容によってアドレスできる記憶デバイスで す。CAM 記憶素子の各ビットには、比較ロジックが含まれています。CAM に入力されるデータ値は、記憶されているすべてのデータと同時に比較され、対応するアドレスが結果として出力されます。CAM は、データ並列プロセッサとして動作します。また、非同期転送モード (ATM) スイッチの設計に使用できます。このアプリケーション ノートでは、ATM アプリケーションにおける CAM のインプリメントを中心に説明します。ほかのデザインで CAM をインプリメントするさまざまなアプローチについては、アプリケーション ノート XAPP201『Virtex デバイスにおける各種の CAM デザインの概要』を参照してください。

CAM (Content Addressable Memory) によって、メモリ内の特定のデータをすばやく検索することが可能になります。CAM の要件はアプリケーションによって異なります。Virtex® スライスにインプリメントされている CAM デザインは、シフト レジスタとして設定した LUT に基づく CAM の奥行きと幅に対する柔軟なアプローチを提供します。このアプリケーション ノートでは、単一クロック サイクルで一致データを検索する高速 CAM デザインについて説明します。アプリケーション ノート XAPP201 「Virtex デバイスにおけるマルチ CAM デザインの概要」では、 CAM をインプリメントする際の各種のソリューションを概説します。

CAM (Content Addressable Memory) を使用すると、データの検索速度が向上します。データの編成と読み出し/書き込み速度に対する条件は、アプリケーションによって異なります。このアプリケーション ノートに解説されている革新的なデザインは、高速マッチおよび高速ライト条件を必要する小型のエンベデッド CAM に適しています。このリファレンス デザインでは、デュアル ポート ブロック SelectRAM™ および Virtex® FPGAの機能を使用しています。また、アプリケーション ノート XAPP201 「Virtex ファミリ デバイスにおける複数 CAM デザインの概要」では、CAM をインプリメントするときに利用するソリューションを紹介しています。

巡回冗長チェック (CRC) は誤りを検出するコードで、データ通信システムやその他のシリアル データ伝送システムで広く使われています。CRC はモジュロ演算を使う多項式処理に基づいており、標準としては、CRC-8、CRC-12、CRC-16、 CRC-32、CRC-CCIT などが一般的に使われています。このアプリケーション ノートでは、Virtex® デバイスにおける IEEE 802.3 CRC のインプリメンテーションについて説明します。 このアプリケーション ノート記載のリファレンス デザイ ンは CRC-8、CRC-12、CRC-16、CRC-32 の Verilog ポイント ソリューションを提供します。また、このコード生成に使用する Perl スクリプト (crcgen.pl) も含まれています。このスクリプトは、任意の幅 (8、12、16、32)、多項式、データ入力幅の CRC 回路に対し Verilog ソースを生成します。

この資料では、Lara Networks のサーチエンジン(CAM の一種) 用の Virtex CAM コントローラについて説明します。

このアプリケーション ノートでは、Spartan®-II および Virtex® ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

Virtex® FPGA シリーズは、さまざまな I/O 規格をサポートするコンフィギュレーション性の優れた高性能な SelectI/O™ リソースを備えています。SelectI/O リソースには、出力駆動電流、スルーレート、入力遅延、ホールド タイムのプログラマブルな制御機能など、豊富な機能のセットが含まれています。SelectI/O の柔軟性とさまざまな機能を利用し、本書で説明するデザイン時の考慮事項に注意すると、システム レベルのデザインを改善および簡素化できます。付録 A では、Virtex-E および Virtex-E 拡張メモリ (Virtex-EM) ファミリにおける SelectI/O のアップデートについて説明し、付録 B は、Virtex-E および Virtex-EM の LVDS および LVPECL SelectI/O のデザイン ガイドとなっています。

Digital-to-analog converter (DAC) では、 2 進数をその値に比例した電圧に変換します。この DAC は、ウェーブフォーム ジェネレータやプログラム可能な電圧ソースなどさまざまなアプリケーションに使用されます。このアプリケーション ノートでは、Virtex® FPGA によって実現されたデルタ-シグマ DAC について解説します。この DAC に唯一必要な外部回路は、1 個ずつのレジスタとキャパシタで構成されたロー パス フィルタだけで、必要な内部リソースも最小限となっています。

デジタルシステムが現実のアプリケーションで使用される場合、アナログ電圧レベルをバイナリ値に変換する必要があります。この値は電圧に比例または反比例します。ここで説明するアナログ/デジタル コンバータ (ADC) は、アナログ コンパレータ の Virtex® FPGA 1 個とレジスタおよびコンデンサ数個を使用します。8 ビット ADC は約 16 個の Virtex CLB でインプリメント可能で、10 ビット ADC は約 19 個の CLB を必要とします。

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

このペーパーでは、OFFSET 制約規制の総合的な目的、OFFSET 制約でカバーされている特定のパス、およびOFFSET IN と OFFSET OUT 制約の違いについて説明します。

可変入力の LUT アーキテクチャは、1998 年に初めて導入されたXilinx Virtex アーキテクチャの基本的なコンポーネントです。このアーキテクチャにより、複雑な機能のインプリメンテーションや、8 つの可変入力が含まれた機能のインプリメンテーションが容易に行うことが可能になりました。4、5、6、7、および 8 入力 LUT 機能の最適化に加え、この Virtex アーキテクチャを使用することにより、ロジック レベル数を最小限に抑えながらこれらの機能をインプリメントすることができます。このようにロジック レベルを下げることにより、デザインのパフォーマンスが向上します。その結果、 競合他社のプログラマブル ロジック アーキテクチャと比較して Virtex でのパフォーマンスを平均 38 % 向上させることができます。

Surface Mount Technology (SMT) パッケージは、有鉛ファミリ パッケージ(Quad Flat Pack (QFP) および Plastic Leaded Chip Carrier (PLCC)) および Ball Grid Array (BGA) パッケージを含んでいます。SMT 再加工は、次の理由のうちのどれかに該当します。ショート、オープン、不正な位置付け、はんだ屑の欠陥など組立に関連した欠陥。デバイス/パッケージに関連した欠陥/不具合分析。またエンジニアリング変更、またはシステム アップグレード。

HSTL is a technology-independent interface standard for digital integrated circuits. It is a JEDEC standard developed for voltage scalable and technology independent I/O structures. The I/O structures required by this standard are differential amplifier inputs (with one input internally tied to a user-supplied input reference voltage, VREF for single-ended inputs) and outputs using output power supply inputs (VCCO) that may differ from those operating the device itself.

このホワイト ペーパーでは、FPGA デザインのサイズそしてパフォーマンスに差をつける意外な手法について説明します。FPGA フリップフロップの制御信号にはあらかじめ優先順位があり、このような優先順位と共に機能するようなコードが記述できると、設計結果が向上します。このホワイト ペーパーには、重要な点を含む VHDL および Verilog サンプルが記述されています。