XC3000

このアプリケーション ノートでは、Alliance シリーズ ソフトウェアを使用し、HDL シミュレーションを実行する場合の基本的なフローおよび問題について説明します。このドキュメントは、ザイリンクスまたは HDL シミュレータのマニュアルではなく、HDL シミュレーションの基本的な概念の理解を目的として説明しています。

このアプリケーション ノートでは、従来のザイリンクス ファミリとその違いについて説明します。

ザイリンクスは、Spartan™ XC3000、XC4000 および XC5200 デバイス ファミリで、画期的で互換性のあるフィールド プログラマブル ゲート アレイ (FPGA) を実現しました。このアプリケーション ノートでは、ザイリンクス FPGA で使用可能なロジック リソースおよびデバイスのプログラム方法について説明します。

このアプリケーション ノートでは、オーバー シュート/アンダー シュートの規模と継続時間の両方を含めた限界について説明します。ここに記載する内容は、従来の FPGA ファミリのみに該当します。

ホールド タイムの問題ご注意ください。温度によって変化する信頼性に乏しいデザインとなり、低いクロック速度でも失敗することがあります。

すべてのザイリンクス SRAM ベース FPGA は、イン システム コンフィギュレーションやリコンフィギュレーションが繰り返し可能です。このアプリケーション ノートでは、従来型のザイリンクス FPGA のリコンフィギュレーションの手順を説明します。

このアプリケーション ノートでは、ザイリンクス FPGA の電源投入方法と、電源グリッチに対する反応、主電力の損失時にコンフィギュレーションを維持するための処置、不正なリバース エンジニアリングからデザインを保護する対策などの課題を扱います。

ザイリンクス FPGA は、一般的なデイジーチェーン構造でコンフィギュレーションが可能です。これは、リード デバイスが CCLK パルスを生成し、シリアル コンフィギュレーション情報を次の下位デバイスに伝播し、そのデバイスがデータを次の下位デバイスに伝播していくという仕組みです。デイジー チェーンのデバイス数に制限はなく、XC3000™、XC4000™、Spartan™ および XC5200™-シリーズ デバイスを自由に組み合わせることができます。適用すべき唯一の制約として、リード デバイスは、チェーンで使用される最上位のデバイス ファミリである必要があります。

このガイド ラインでは、すべての XC3000™、XC4000™、XC5200™ および Spartan™ FPGA デバイスとその関連デバイスのコンフィギュレーション過程について説明します。必ずしも、ここに記載される詳細をすべて理解する必要はありませんが、問題が生じた場合のデバッグのヒントとして参照してください。

このアプリケーション ノートでは、 XC5200™ と XC2000™/XC3000™ ファミリの違い、XC2000/XC3000 のデザインから XC5200 の アーキテクチャに変換する推奨方法、デザインを複数の CAE 環境に簡単に移行する方法について説明します。

このアプリケーション ノートでは、FPGA デバイス容量を表す最大ロジック ゲート、最大メモリ ビット、標準ゲート レンジの 3 つのメトリクスについて説明します。また、これらの値を決定するための方法についても解説します。

このアプリケーション ノートでは、シリアル バイナリ値とパラレル BCD 値間の変換に使用できる binary-to-BCD コンバータおよび BCD-to-binary コンバータについて説明します。

このアプリケーション ノートでは、外部電圧制御オシレータと内蔵アンプのみを必要とする FPGA デバイスを使用し、フェーズ ロック ループの作成を可能にするフェーズ ロック ループについて説明します。

このアプリケーション ノートでは、FPGA デバイスでステート マシンをインプリメントする際に利用できる様々な方法を紹介します。特に、中型サイズのステート マシン用ワンホット エンコーディングの仕組みについて詳しく説明します。

このアプリケーション ノートには、FPGA デバイスの XC3000™ シリーズを使用した設計に関する追加情報が記載されています。これらの情報は、データシートを補足するものであり、手引き用としてのみ提供されています。

この完全シンクロナス、ノンローダブルのバイナリ カウンタは、従来のプリスケーラ テクニックを用いて高性能を実現しています。通常、シンクロナス プリスケール カウンタは、並列のカウント イネーブルの配電が引き起こす遅延による制限を受けます。このデザインは、カウンタの LSB を反復してその遅延を最小限に抑えるため、ロングラインの小さな遅延がなくなり、最高速のシンクロナス カウンタが実現します。

A simple state machine is used to adapt the output of two photo-cells to control an up/down counter. The state machine provides hysteresis for counting parts correctly, regardless of change in direction.

CLB で特定のクロック周波数でサポートできるロジックの深さを確定する簡単なアルゴリズムを紹介します。これは、XC3000/XC3100 または XC4000 FPGA デバイスに適しています。

調波周波数シンセサイザ： ある最低周波数を同間隔に調波した周波数を発生するアキュムレータ技術を使用しています高クロック周波数を実現するために広範囲にわたるパイプライニングが施されています。FSK モジュレータ： 調波周波数シンセサイザの変形で、NRZ 入力に従って自動的に 2 つの周波数間を切り替わります。

IEEE 1149.1 バウンダリ スキャンをエミュレートするために CLB を使用します。FPGA デバイスはボード インターコネクトをテストするように設定されており、その後オペレーション用に再設定されます。

IEEE 1149.1 バウンダリ スキャンをエミュレートするために CLB を使用します。FPGA デバイスはボード インターコネクトをテストするように設定されており、その後オペレーション用に再設定されます。

XC3000 には RAM が備わっていませんが、レジスタ ベースの小型 FIFO の作成が可能です。基本的なシンクロナス FIFO は、FIFO 容量の 2 ビット毎に CLB を 1 つと、さらに FIFO のワード毎に CLB を 1 つ必要とします。オプションの非シンクロナス入力回路と非シンクロナス出力回路も用意されています。デザイン ファイルはこのデザインの 2 種類のインプリメンテーションに対応しています。このうち速度の早い方が制約ファイルを使用して、より良い配置を達成します。