XC4000

Performance data (in terms of circuit speed) is provided for several key logic and routing functions implemented in XC4000XL-09 FPGAs, for purposes of overall system performance estimation. Performance data also is provided for equivalent implementations in the Altera FLEX 10K-2 family devices.

XC4000X シリーズ FPGAの消費電力見積もりは簡単な方法で示されます。この方法は、詳細なデザイン情報が入手できるようになる前に、デザインのコンセプトを作り上げていく過程での見積りを目的としています。

ルックアップ テーブルベースの FPGA は、｢ゲート カウンティング｣ の代わりに、利用可能な ｢ロジック セル｣ 数を調べることによって、より直接的に、また客観的にそのキャパシティを計ることができます。

フェーズ ロック ループ (PLL) 使用に関する一般的な概念とプログラマブル ロジック デバイスにおけるアプリケーションについて説明します。新しく登場した FPGA 用 PLL インプリメンテーションに関するする評価も掲載されています。

test..The new XC4000EX family includes large amounts of new routing resources, necessary to support today’s larger designs. These resources are detailed and compared with the XC4000E, and with ORCA devices from Lucent Technologies (formerly AT&T).

ザイリンクス XC4000E/EX は、アドレスおよびデータ幅からデュアル ポートのオペレーションまで種々様々のメモリ コンフィギュレーション オプションを提供します。

ザイリンクス XC4000セレクト RAM メモリは、最良のサイズで、非常に小さな浪費で高速オペレーションを同時に提供します。

ザイリンクス XC4000セレクト RAM メモリは、最良のサイズで、非常に小さな浪費で高速オペレーションを同時に提供します。

Engineering Change Order (ECO) などの変更がデザインに追加された場合、ガイドされた配置配線 (PAR) を使用することによりランタイムを削減することができます。変更されたブロックのみを最適化しデザインに細かい変更を行うことにより、ガイドされた PAR を最高の状態で実行することができ、タイミングを保持しつつ PAR のランタイムを削減できます。変更が必要なブロックのみを変更し、その他のブロックで前の結果を維持する場合は、トップダウンでの階層保持またはボトムアップでの階層保持方法を使用します。

このアプリケーション ノートでは、平均的な処理、ノミナル電源電圧および室温のための出力シンクとソース電流のカーブを示します。(Virtex™ FPGA については、 XAPP135 を参照してください)。 その他のデータについては、Xilinx™ IBIS ファイルを参照してください。

このアプリケーション ノートでは、Alliance シリーズ ソフトウェアを使用し、HDL シミュレーションを実行する場合の基本的なフローおよび問題について説明します。このドキュメントは、ザイリンクスまたは HDL シミュレータのマニュアルではなく、HDL シミュレーションの基本的な概念の理解を目的として説明しています。

今日の大型ザイリンクス FPGA と Synopsys FPGA コンパイラのための、大型機能ブロックで構成した 10 万ゲート以上などの高集積デザインをシンセサイズするデザイン方法を解説します。このアプリケーションノートでは、Synopsys FPGA コンパイラ バージョン 1998.02、Alliance シリーズ 1.5 や XC4000X ファミリが資材の準備に使用されています。

このアプリケーション ノートでは、従来のザイリンクス ファミリとその違いについて説明します。