XC9500

このアプリケーション ノートでは、ザイリンクス CPLD を使用して LED を駆動する方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex Spartan、XPLA3、XC9500、XC17S00、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

電源投入時の CPLD の動作について説明します。

このアプリケーション ノートでは、平均的な処理、ノミナル電源電圧および室温のための出力シンクとソース電流のカーブを示します。(Virtex™ FPGA については、 XAPP135 を参照してください)。 その他のデータについては、Xilinx™ IBIS ファイルを参照してください。

このアプリケーション ノートでは、マルチ電圧システムでの、XC9500XL™ デバイスの使用について説明します。

このアプリケーション ノートでは、Verilog を使用した Complex Programmable Logic Devices (CPLD) 設計について説明します。 ここでは、マルチプレクサ、デコーダ、エンコーダ、コンパレータおよび加算器などの組み合わせロジックの回路例を示します。 また、カウンタやステート マシンなどの同期ロジック回路例についても説明します。

前世代のザイリンクス FPGA は、パラレル (バイト幅) PROM から直接 FPGA 自体のコンフィギュレーションを行うマスター パラレル コンフィギュレーション モードをサポートしていました。 しかし、ザイリンクス FPGA の Virtex™ ファミリでは、このマスター パラレル モードを使用しません。このアプリケーション ノートでは、SelectMAP コンフィギュレーションモードを使用し、パラレル EPROM から Virtex デバイスのコンフィギュレーションを行うための簡単なインターフェイス デザインについて解説します。

このアプリケーション ノートでは、HP 3070 テスタ上で、XC95216™ および XC95108™ デバイスが持つ高速のバルク消去機能を活用するための手順について説明します。

混合信号システムは、2 つの電源で動作可能なロジック パーツを必要とします。XC9500™ CPLD は、5V/3.3V の混合システムまたは 5V のみのシステムで動作するように設計されています。このように、これらの両方の条件で動作できるように配慮されているため、5V および 3.3V の電力供給を特定のシーケンスで上昇/降下させるために、複雑な回路を取り入れる必要はありません。このアプリケーション ノートでは、CPDL を最大限に活用するために必要となる基本的な XC9500 回路について説明します。

このアプリケーション ノートでは、CPLD に応用した VHDL の基本を紹介します。この高性能言語の機能を使用し、最高のパフォーマンスを引き出すことのできる CPLD に変換しやすいデザインの実践について解説します。

このアプリケーション ノートでは、従来のザイリンクス ファミリとその違いについて説明します。

このアプリケーション ノートでは、組み込み型機能を XC9500 CPLD に構築する方法について解説します。

このアプリケーション ノートでは、XC9500™ デバイスのアーキテクチャおよびこのデバイスを使用したデザインで最高のパフォーマンスを得るための設計方法について説明します。

このアプリケーション ノートでは、XC9500™ タイミング モデルの使用方法について説明します。 すべての XC9500 CPLD は一貫したアーキテクチャと同一のタイミング モデルを持つため、わかりやすく、操作性に優れています。特定のタイミング細部の決定は、必要箇所のパスをアーキテクチャ ダイアグラムと比較し、ここに紹介されているタイミング モデルを使用して遅延時間の増加分を足していくだけで可能です。

このアプリケーション ノートでは、XC9500 バウンダリ スキャン インターフェイスについて説明し、プログラミングおよび XC9500 CPLD のテスト用ソフトウェアのデモを行います。付録には、JTAG プログラマの操作のまとめ、およびインシステム プログラミングについて XC9500 CPLD でサポートされるその他の操作の概要が記載されています。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

このアプリケーション ノートでは、バウンダリ スキャン チェーンによる複数の XC9500 デバイスのインシステム プログラミングのための基本的なデザイン留意点を解説し、XC9500 デバイスや他の IEEE 1149.1 互換デバイスを内包するシステムのデザイン方法を紹介します。

このアプリケーション ノートでは、XC9500 デバイスのインシステム プログラミングのスピードについて解説します。

このアプリケーション ノートでは、標準のシリアル ベクタ フォーマット (SVF) スティミュラス ファイルを用いた XC9500 のイン システム プログラミングについて解説します。

すべてのザイリンクス FPGA デバイスは、シリアル インターフェイスでコンフィギュレーションを行うことができます。このアプリケーション ノートでは、ザイリンクス XC9500™ CPLD および任意のパラレル PROM を使用し、シリアル コンフィギュレーション モードでザイリンクス FPGA をコンフィギュレーションできる簡潔で低コストなデザインについて説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

このアプリケーション ノートでは、CPLD のタイミング制約の入力方法や、タイミング制約が満たされているかどうかの確認方法について説明します。