XC9500XL

このアプリケーション ノートでは、ザイリンクス CPLD を使用して LED を駆動する方法について説明します。

チェックリスト アプリケーション ノートは、最良のプラクティス CPLD デザイン方法を示します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

電源投入時の CPLD の動作について説明します。

このアプリケーション ノートには、リフロー ハンダ付け、検査、および鉛フリー パッケージのプロセス改訂のガイドラインが記載されています。

このアプリケーション ノートでは、マルチ電圧システムでの、XC9500XL™ デバイスの使用について説明します。

このアプリケーション ノートでは、Verilog を使用した Complex Programmable Logic Devices (CPLD) 設計について説明します。 ここでは、マルチプレクサ、デコーダ、エンコーダ、コンパレータおよび加算器などの組み合わせロジックの回路例を示します。 また、カウンタやステート マシンなどの同期ロジック回路例についても説明します。

このアプリケーション ノートでは、5V/3.3V 混合システム、3.3V システム、および 3.3/2.5V 混合システムにおける最適な XC9500XL CPLD コンフィギュレーション方法について説明します。

電気関連の問題は、デバックの段階以前に発見する必要があります。これは、デバックを実行するためには、すでに作成されているプリント回路基板を大幅に変更する場合があるためです。したがって、設計の初期段階でデザインで使用可能なオプションについての計画を立てることが、問題回避のための最適な方法です。このアプリケーション ノートでは、このための枠組みについて説明します。

このアプリケーション ノートでは、XC9500XL™ CPLD の電力概算と最適化、およにびセンス アンプ ベースの CPLD の電力消費ついて説明し、電力概算プロセスの概要についても述べます。これらを理解することによって、デザインの電力消費を細かく査定することが可能です。また、デザインの消費電力を管理し、パッケージの熱管理制限を理解するためのガイドラインも示します。

このアプリケーション ノートでは、XC9500XL™ CPLD を使用した場合の最適な設計について説明します。ここでは、ピン移行、タイミング、混合電圧のインターフェイス、電力管理、PCB レイアウト、高速処理、および JTAG の最適実行方法に関する詳細を実践的に解説します。

このアプリケーション ノートでは、XC9500XL™ タイミング モデルの使用について説明します。

このアプリケーション ノートでは、CPLD に応用した VHDL の基本を紹介します。この高性能言語の機能を使用し、最高のパフォーマンスを引き出すことのできる CPLD に変換しやすいデザインの実践について解説します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

このアプリケーション ノートでは、バウンダリ スキャン チェーンによる複数の XC9500 デバイスのインシステム プログラミングのための基本的なデザイン留意点を解説し、XC9500 デバイスや他の IEEE 1149.1 互換デバイスを内包するシステムのデザイン方法を紹介します。

このアプリケーション ノートでは、XC9500 バウンダリ スキャン インターフェイスについて説明し、プログラミングおよび XC9500 CPLD のテスト用ソフトウェアのデモを行います。付録には、JTAG プログラマの操作のまとめ、およびインシステム プログラミングについて XC9500 CPLD でサポートされるその他の操作の概要が記載されています。

このアプリケーション ノートでは、標準のシリアル ベクタ フォーマット (SVF) スティミュラス ファイルを用いた XC9500 のイン システム プログラミングについて解説します。

このアプリケーション ノートでは、CPLD のタイミング制約の入力方法や、タイミング制約が満たされているかどうかの確認方法について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。

このアプリケーション ノートでは、モーター コントローラとしてのザイリンクス CPLD の使用について説明します。

このホワイト ペーパーは、ザイリンクス CPLD にどのくらいのTTL ロジックをフィットできるかを計算する方法を示します。

7400 の個別デバイスの代わりにザイリンクス CPLD を使用する利点および費用削減についてのホワイト ペーパー。