XC9500XV

このアプリケーション ノートでは、ザイリンクス CPLD を使用して LED を駆動する方法について説明します。

このアプリケーション ノートは、ザイリンクス CPLD、FPGA、PROM ファミリのコンフィギュレーションとプログラミングのオプションについて説明し、各ファミリで最も頻繁に使われるコンフィギュレーション方法を実際に示します。 このドキュメントは Virtex、Spartan、XPLA3、XC9500、および XC18V00 ファミリのコンフィギュレーション クイック スタート ガイドラインを含んでいます。

電源投入時の CPLD の動作について説明します。

CPLD design has advanced significantly beyond that of fast PAL design. Today's CPLDs must operate in systems that include microprocessors, memories, I/O devices, buses, multiple power supplies and multiple frequency clocks. The actual logic design is frequently minor with respect to the electrical issues that must be dealt with during debug.

このアプリケーション ノートでは、Verilog を使用した Complex Programmable Logic Devices (CPLD) 設計について説明します。 ここでは、マルチプレクサ、デコーダ、エンコーダ、コンパレータおよび加算器などの組み合わせロジックの回路例を示します。 また、カウンタやステート マシンなどの同期ロジック回路例についても説明します。

このアプリケーション ノートでは、CPLD に応用した VHDL の基本を紹介します。この高性能言語の機能を使用し、最高のパフォーマンスを引き出すことのできる CPLD に変換しやすいデザインの実践について解説します。

ISP 回路はプロトタイプの開発が高速化されるという利点があります。ただし、いかに強力な回路でも、優れたイン システム プログラミング結果を生み出すには最小限考慮すべき点があります。このアプリケーション ノートでは、ISP デザインで最高のパフォーマンスを得るために考慮すべき点について説明します。

このアプリケーション ノートでは、バウンダリ スキャン チェーンによる複数の XC9500 デバイスのインシステム プログラミングのための基本的なデザイン留意点を解説し、XC9500 デバイスや他の IEEE 1149.1 互換デバイスを内包するシステムのデザイン方法を紹介します。

このアプリケーション ノートでは、XC9500 バウンダリ スキャン インターフェイスについて説明し、プログラミングおよび XC9500 CPLD のテスト用ソフトウェアのデモを行います。付録には、JTAG プログラマの操作のまとめ、およびインシステム プログラミングについて XC9500 CPLD でサポートされるその他の操作の概要が記載されています。

このアプリケーション ノートでは、標準のシリアル ベクタ フォーマット (SVF) スティミュラス ファイルを用いた XC9500 のイン システム プログラミングについて解説します。

ザイリンクスの高性能 CPLD および FPGA ファミリは、インシステム プログラミング機能、信頼性の高いピン固定機能、JTAG バウンダリ スキャン テスト機能などを提供します。 この強力な組み合わせにより、デバイス ピン配置を維持したままで大幅なデザイン変更も可能となり、プリント基板の変更が不要になります。