ザイリンクス ISE Design Suite 10.1 ソフトウェア チュートリアル

ザイリンクス ISE (Integrated Software Environment) ユーザーのために、以下の項目を通じて完全なデザイン フローを習得します。

• ISE デザイン エントリー フロー(XST, Exemplar, Synplicity などの合成ツールの使用や、回路図デザインへの回路図およびシンボル
  エディタの使用)
• ISE シミュレーション フロー(Modelsimとの連携)
• ISE インプリメンテーション フロー

完全な ISE デザイン フローが必要でないユーザーは、サード パーティによって作成された EDIF ネットリストを使用して ISE インプリメンテーションのみを選択することもできます。

これらのセルフ スタディ型チュートリアルよりも高度なトレーニングをご希望の方は、ザイリンクス主催のトレーニング コースを受講することお勧めします。詳しくは トレーニング サイト をご覧ください。

ザイリンクス ISE チュートリアル ファイル
ISE Design Suite 10.1 Watch チュートリアルは、ISE Design Suite 10.1 開発ツールを使用したチュートリアルです。チュートリアルには 3 つのデザイン入力フォーマット(回路図, VHDL および Verilog) とデザイン入力、合成、インプリメンテーション、およびシミュレーションをカバーしています。

ISE チュートリアル ファイル     チュートリアルの内容 リリース サイズ ISE アドバンス チュートリアル (日本語版) (pdf) 05/30/2008 4.02MB デザイン ファイル リリース サイズ Watch Schematic デザイン ファイル (zip) 05/30/2008 82KB Watch VHDL デザイン ファイル (zip) 05/30/2008 51KB Watch Verilog デザイン ファイル (zip) 05/30/2008 47KB Watch EDIF デザイン ファイル (zip) 05/30/2008 102KB