アドバンスド FPGA 設計
関連情報
コースの解説
ザイリンクス ISE® Design Suite 10.1 ツールとザイリンクス ハードウェアを高度に活用する方法について紹介します。2 日間のコースで 7 つの演習 を行い、ザイリンクスの XST ツールを使用します。このコースは、「FPGA 設計導入」 および 「FPGA 設計実践」 コース受講者を対象としています。また、ザイリンクスのツールおよび FPGA の最低半年以上の使用経験、Verilog あるいは VHDL の中級程度の知識が必要になります。本コースでは、ISE ソフトウェア 10.1 ツールおよび Virtex®-5 および Spartan®-3E FPGA を使用します。
登録方法
コース スケジュール、受講料および登録情報については、コース スケジュールをご覧ください。
レベル
上級
トレーニング時間
2 日間
受講対象者
生産性を高めるとともに、FPGA のパフォーマンスおよび使用率を改善するために、ザイリンクスのツールを使用した高度なトレーニングを必要とするエンジニア
参加条件
ソフトウェア ツール
- Xilinx ISE Foundation™ 10.1
- ChipScope™ Pro
- Synplicity Synplify Pro 9.6.2
このトレーニングに参加すると次のことができるようになります。
- Tcl ベースのスクリプトを使用してデザインをインプリメントする
- UCF ファイルでタイミング制約を作成および変更する
- システム同期とソース同期の I/O インターフェイスのタイミングを満たすため、I/O インターフェイスのタイミングを解析してタイミング制約およびデザイン変更を行う
- パーティションおよび SmartGuide™ テクノロジを使用して、デザイン結果を保持する
- Floorplan Editor またはPACE を使用し、エリア制約を作成する
- FPGA Editor を使用し、ボードレベルのデバッグ用にChipScope™ Pro コアの接続信号を変更する
プレビュー
FPGA 設計カリキュラムの開発概念については、録音版 e-ラーニング モジュールの Timing Closure Flow をご視聴ください。
コース概要
- はじめに
- 演習 1: タイミング クロージャの達成とグローバル タイミング制約
- Tcl スクリプト
- 演習 2: Tcl スクリプト
- UCF の編集
- 演習 3: UCF
- アドバンスド I/O タイミング
- 演習 4: アドバンスド I/O タイミング
- SmartCompile デザイン保持テクニック
- Lab 5: SmartCompile テクノロジ
- フロアプランでの効果的なレイアウト
- 演習 6: フロアプラン
- FPGA Editor: 配線済みデザインの表示と編集
- 演習 7: アドバンス FPGA Editor
演習の解説
メモ： 演習では、ザイリンクス ISE 10.1 ソフトウェアを使用します。- 演習 1: タイミング クロージャの達成とグローバル タイミング制約: Constraint Editor を使用してグローバル タイミング制約を作成し、インプリメントした後、タイミング レポートを確認します。
- 演習 2: Tcl スクリプト – Project Navigator から出力させた Tcl ファイルをカスタマイズし、実行します。
- 演習 3: UCF – UCF ファイルに制約を直接記述し、パフォーマンスを改善します。
- 演習 4: アドバンスド I/O タイミング – I/O インターフェイスのタイミング制約を作成します。その後、タイミング エラーを解析して、制約を編集します。デザインを変更してタイミング エラーを修正します。
- 演習 5: SmartCompile テクノロジ – SmartGuide テクノロジおよびパーティションを使用して、インプリメンテーション後のタイミング結果を次回の反復実行の際に維持します。
- 演習 6: フロアプラン – PACE でピン配置とエリア制約を行います。エリア制約をしない場合と比較し、フロアプランの効果を判断します。
- 演習 7: アドバンス FPGA Editor – FPGA Editor を使用してデザインを表示/編集します。CLB の内容の確認、プローブの追加、ChipScope™ Pro のコアの信号の変更、コンポーネントの削除/配置/編集を確認します。
登録方法
コース スケジュール、受講料および登録情報については、コース スケジュール をご覧ください。