アドバンスド FPGA 設計

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コース概要

FPGA デザイン カリキュラム パス

関連コース

FPGA 設計導入

FPGA 設計実践

アドバンスド FPGA 設計

Designing with PlanAhead

Virtex-4 デザイン

Virtex-5 LX および LXT デザイン

Design Techniques for Lower Cost

Introduction to VHDL

Introduction to Verilog

TMRTool

Advanced VHDL

関連情報

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コースの解説

アドバンスド FPGA 設計 は、FPGA実践コースで紹介した基本概念をベースに、ザイリンクス ISE® 10.1 ツールとザイリンクス ハードウェアを高度に活用する方法について紹介します。2 日間のコースで 7 つの演習 を行い、ザイリンクスの XST を使用します。このトレーニングは、「導入」および「実践」コースの受講を前提としています。また、ザイリンクスのデバイスの最低半年以上の使用経験、Verilog あるいは VHDL の中級程度の知識が必要です。このトレーニングでは、ISE ソフトウェア 10.1 ツールおよび Virtex®-5 および Spartan®-3E FPGA を使用します。

レベル

上級

トレーニング時間

2 日間

参加対象

生産性を高めるとともに、FPGA のパフォーマンスおよび使用率を改善するために高度なトレーニングを必要とするエンジニア

前提条件

• FPGA 設計導入 コース受講者
• FPGA 設計実践 コース受講者
• VHDL または Verilog の中級程度の知識がある方
• ザイリンクスツールと FPGA の使用経験が半年以上ある方

ソフトウェア ツール

• ISE Simulator 付き ISE Foundation™ 10.1 ソフトウェア
• ChipScope™ Pro ソフトウェア
• Synplicity Synplify Pro 9.2 ソフトウェア

このトレーニングに参加すると次のことが出来るようになります:

• Tcl ベースのスクリプトを使用してデザインをインプリメントする
• UCF ファイルでタイミング制約を作成および変更する
• ソース同期およびシステム同期のインターフェイスの要件を満たす I/O タイミング制約およびデザイン変更を特定する
• SmartGuide™ テクノロジまたはパーティションを用いてデザイン結果を保持する
• Floorplan エディタまたは PACE (Pinout and Area Constraints Editor) を用いてエリア制約を作成する
• FPGA Editor を用いたボード レベルのデバッグのために ChipScope Pro ツールで信号を変更する

プレビュー

FPGA 設計カリキュラムの開発概念については、録音版 e-ラーニング モジュールの Timing Closure Flow をご視聴ください。

コース概要

• はじめに
• 演習 1: タイミング クロージャの達成とグローバル タイミング制約の復習
• Tcl スクリプト
• 演習 2: Tcl スクリプト
• UCF 編集
• 演習 3: UCF
• アドバンスド I/O タイミング
• 演習 4: アドバンスド I/O タイミング
• SmartCompile テクノロジでのデザイン保持テクニック
• Lab 5: SmartCompile テクノロジ
• フロアプランでの効果的なレイアウト
• 演習 6: Floorplanning
• FPGA Editor: 配線済みデザインの表示と編集
• 演習 7: FPGA Editor

演習の解説

• 演習 1 - タイミング クロージャの達成とグローバル タイミング制約の復習: Constraint Editor を使用して、グローバル タイミング制約を設定します。
• 演習 2: Tcl スクリプト – Tcl スクリプトに ISE ツール制御コマンドを記述してデザインをインプリメントします。そして、最高パフォーマンスを得るため、プログラム スイッチを編集します。
• 演習 3: UCF – UCF ファイルに制約を直接記述し、パフォー マンスを改善します。
• 演習 4: アドバンスド I/O タイミング – I/O インターフェイスのタイミング制約を作成します。その後、タイミング エラーを解析して、制約を編集します。デザインを変更してタイミング エラーを修正します。
• 演習 5: SmartCompile テクノロジ – SmartGuide テクノロジおよびパーティションを使用して、インプリメンテーション後のタイミング結果を次回の反復実行の際に維持します。
• 演習 6: フロアプラン – フロアプラン済みの制約を使用してデザインをインプリメントし、タイミング結果を改善します。
• 演習 7: FPGA Editor – FPGA Editor を使用してデザインを表示/編集します。ChipScope Pro ツール コア用の信号を迅速に配置およびスワップします。