FPGA 設計実践

コースの解説

このコースでは、効率的な設計方法について説明します。システム コストを抑えるため、より小規模な FPGA にデザインをインプリメント したり、より低速なスピード グレードを採用できるヒントを紹介します。 また、本コースで紹介するツールや設計手法をマスタすることによっ て、開発時間が短縮し、開発コストを抑えることができるようになりま す。

登録方法

コース スケジュール、受講料および登録情報については、コース スケジュールをご覧ください。

レベル

中級

トレーニング時間

2 日間

受講対象

HDL の中級程度の知識があり、ISE® ソフトウェアの使用経験がある FPGA 設計者

受講条件

• FPGA 設計導入コース受講者、またはザイリンクスのインプリメンテーションソフトウェアフロー、タイミングレポート解析、基本的な FPGA 設計手法、グローバルタイミング制約、 Constraints Editor の使用方法など、FPGA アーキテクチャに関する知識が「導入コース」受講者と同レベルである方
• HDL (VHDL または Verilog) の中級程度の知識のある方
• デジタル回路設計の経験者

推奨される録音版 e-ラーニング (REL)

• 「Basic HDL Coding Techniques」 (parts 1 および parts 2)
• 「Spartan-3 FPGA HDL Coding Techniques」 (parts 1 および parts 2)
• 「Virtex-5 FPGA HDL Coding Techniques」 (parts 1 および parts 2)

ソフトウェア ツール

• ISE Design Suite: System Edition 11.1
• Synplicity Synplify Pro software C-2009.03

このトレーニングに参加すると次のことができるようになります

• タイミング クロージャを達成するフローを理解する
• Virtex®-5 FPGA のアーキテクチャ機能を理解する
• DCM (Digital Clock Manager) および PLL (Phase-LockedLoop) の機能とパフォーマンスを改善するための使用方法を理解する
• レジスタの複製およびパイプラインを使用してパフォーマンスを向上させる
• 適切な同期回路を追加して、システム信頼性を向上させる
• さまざまな合成オプションで、どのようにパフォーマンスを向上できるかを理解する
• CORE Generator™ ソフトウェア システムを使用して、コアを生成し、デザイン フローに取り込む
• 複数のコアを含む FPGA デザインでビヘイビア シミュレーションを実行する
• Timing Analyzer のレポートを解析してデザインの問題を特定する
• アドバンスタイミング制約を適用して、パフォーマンス目標を達成する
• アドバンスインプリメンテーションオプションを使用して、デザインパフォーマンスを向上させる

コース概要

1 日目

• FPGA設計導入コースの復習
• Virtex-5 FPGA リソースを使用した設計
• CORE Generator ソフトウェア システム
• 演習 1: CORE Generator ソフトウェア システム
• クロッキング リソース
• 演習 2: クロック リソースの設計
• FPGA 設計手法
• 合成手法
• 演習 3: 合成手法

2 日目

• タイミング クロージャの達成
• 演習 4: グローバル タイミング制約の復習
• タイミング グループと OFFSET 制約
• パス指定のタイミング制約
• 演習 5: タイミング クロージャの達成
• アドバンス インプリメンテーション オプション
• 演習 6: アドバンス インプリメンテーション オプション
• 演習 7: FPGA Editor (オプション)
• ChipScope Pro ソフトウェア (オプション)
• 演習 8: ChipScope Pro ソフトウェア (オプション)
• コースのまとめ

演習の解説

• 演習 1: CORE Generator ソフトウェア システム － コアを作成し、VHDL または Verilog ソース コードにインスタンシエートしてインプリメントします。
• 演習 2: クロック リソースの設計－ Clocking Wizard を使用して、DCM およびグローバル クロック バッファを設計し、これらのリソースをインスタンシエートしてデザインをインプリメントします。
• 演習 3: 合成手法 － 異なる合成オプション (タイミング制約、リソースの共有、合成の最適化エフォート、およびレジスタ自動調 整など) を実行し、合成結果を確認します。この演習では、Synplicity 社Synplify Pro、Xilinx 社 XST を使用して合成します。
• 演習 4: グローバル タイミング制約の復習 － Constraint Editorを使用して、グローバルタイミング制約を設定します。
• 演習 5: タイミング クロージャの達成 － タイミングレポートを解析し、パフォーマンス目標を達成するためにパス指定のタイミング制約を入力します。
• 演習 6: アドバンス インプリメンテーション オプション － インプリメンテーションオプションのみを使用して、パフォーマンスを最大限に改善します。
• 演習 7: FPGA Editor (オプション) － FPGA Editor でデザインを確認し、内部ネットにプローブを追加します。
• 演習 8: ChipScope Pro ソフトウェア (オプション) － デザインに内部ロジックアナライザを追加してリアル タイム デバッグを実行します。