FPGA 設計実践

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コースの解説

この FPGA 設計実践 コースは、導入コースで紹介した基本概念をベースに、デザインのパフォーマンスを改善するための手法に重点をおいた構成になっています。 より安価なFPGAを採用してシステムコストが抑えることができるように、デザインのゲート規模を低集積に抑えたり、動作スピードを改善する方法について学びます。 また、ツールや設計手法をマスタすることによって、開発時間が短縮し、開発コストを抑えることができるようになります。

レベル

中級

トレーニング時間

2 日間

参加対象

HDL の中級程度の知識があり、ISE™ ソフトウェアの使用経験がある FPGA 設計者

前提条件

• FPGA 設計導入 コース受講者、または以下の知識をお持ちの方:
  • FPGA アーキテクチャの特徴
  • インプリメンテーション ソフトウェア フローおよびインプリメンテーション オプション
  • タイミング レポートの理解
  • 基礎的な FPGA デザイン手法
  • グローバル タイミング制約
  • 制約エディタ
• HDL (VHDL または Verilog) の中級程度の知識のある方
• デジタル回路設計の経験者

ソフトウェア ツール

• Xilinx ISE 9.1i
• Synplicity Synplify Pro
• Mentor Graphics Precision RTL

このトレーニングに参加すると次のことが出来るようになります:

• タイミング クロージャを達成するフローを認識する
• Virtex™-4 FPGA のアーキテクチャ機能を認識する
• DCM (Digital Clock Manager) および PMCD (Phase-Matched Clock Divider) の機能とパフォーマンスを改善するための使用方法を理解する
• レジスタの複製およびパイプラインを使用してパフォーマンスを向上する
• ザイリンクス デバイスをターゲットとして、最適な形式を使用した HDL コードを記述する
• さまざまな合成オプションで、どのようにパフォーマンスを向上できるかを理解する
• CORE Generator™ ソフトウェア システムを使用して、コアを生成し、デザイン フローに取り込む
• 複数のコアを含む FPGA デザインでビヘイビア シミュレーションを実行する
• Timing Analyzer のレポートからデザインの問題を特定する
• 高度なタイミング 制約を適用して、パフォーマンス目標を達成する
• 高度なインプリメンテーション オプションを使用して、デザイン パフォーマンスを向上する

コース概要

1 日目

• FPGA設計導入 コースの復習
• Virtex-4 FPGA リソースを使用した設計
• CORE Generator ソフトウェア システムを使用した設計
• 演習 1: CORE Generator ソフトウェア システム
• DCM および PMCD を使用した設計
• 演習 2: クロック リソースの設計
• FPGA 設計手法
• 合成手法
• 演習 3: 合成手法

2 日目

• タイミング クロージャの達成
• 演習 4: グローバル タイミング制約の復習
• タイミング グループおよびオフセット制約
• パス指定のタイミング制約
• 演習 5: タイミング クロージャの達成
• アドバンス インプリメンテーション オプション
• 演習 6: アドバンス インプリメンテーション オプション
• 消費電力概算 (オプション)
• 演習 7: FPGA Editor デモ (オプション)
• ChipScope Pro Analyzer (オプション)
• 演習 8: ChipScope Pro Analyzer (オプション)
• コースのまとめ

演習の解説

• 演習 1 - CORE Generator ソフトウェア システム: コアを作成し、VHDL または Verilog ソース コードにインスタンシエートしてビヘイビア シミュレーションを実行します。
• 演習 2 - クロック リソースの設計: Clocking Wizard を使用して DCM およびグローバル クロック バッファ リソースを設定します。
• 演習 3 - 合成手法: 異なる合成オプションを実行し、合成結果を確認します。 VHDL/Verilog で書かれたデザインをザイリンクス XST、Synplicity 社 Synplify Pro または MentorGraphics 社 Precision RTL を使用して合成します。
• 演習 4 - グローバル タイミング制約の復習: Constraint Editor を使用して、グローバル タイミング制約を設定します。
• 演習 5 - タイミング クロージャの達成: タイミング レポートを検討し、パフォーマンス目標を達成するためにパス指定のタイミング制約を入力します。
• 演習 6 - アドバンス インプリメンテーション オプション: インプリメンテーション オプションのみを使用して、パフォーマンスを改善し、最適化します。
• 演習 7 - FPGA Editor デモ: FPGA Editor で設計を確認し、内部ネットにプローブを追加します。
• 演習 8 - ChipScope Pro Analyzer: 内部ロジック アナライザをデザインに追加し、リアルタイム デバッグを実行します。