FPGA 設計導入

コースの解説

このコースは、ISE® ソフトウェア ツールを使用して、デザインをイン プリメントし、ザイリンクス FPGA アーキテクチャについて学習します。 ザイリンクス デザインフローを理解することによって、より効率的な設計方法を実現できます。

コースでは、Architecture Wizard および PlanAhead ソフトウェア PinAhead およびConstraint Editor などのISE 11.1i のツール機能を紹介します。その他のトピックとして、FPGA アーキテクチャ、同期 設計手法およびレポートの読み方、グローバルタイミング制約を紹 介します。

全体的なデザインパフォーマンスの改善に重点をおいたコースに ついては、FPGA 設計実践があり、このコースの基本理念に基づい ています。

登録方法

コース スケジュール、受講料および登録情報については、コース スケジュールをご覧ください。

レベル

初級

トレーニング時間

1 日間

参加対象

初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の基礎知識を持ったデジタル回路設計者

参加条件

• FPGA デザイン : Architecture Wizard および Floorplan Editor (REL)*
• HDL (VHDL または Verilog) の使用経験がある方
• デザイン回路の基礎知識と設計経験のある方

*REL = 録音版 e ラーニング

その他オプション REL

• Basic HDL Coding Techniques REL* (parts 1 and 2)
• Spartan-3 FPGA HDL Coding Techniques REL* (parts 1 and 2)
• Virtex-5 FPGA HDL Coding Techniques REL* (parts 1 and 2)

*REL = 録音版 e ラーニング

ソフトウェア ツール

• Xilinx ISE Design Suite: System Edition 11.1i

このトレーニングに参加すると次のことが出来るようになります。

• Virtex®-5 FPGA の主要機能を活用する
• Project Navigator を使用して FPGA デザインのインプリメンテーションおよびシミュレーションを行う
• レポートを読んで目標のパフォーマンスを達成したか判断 する
• Architecture Wizard を使用して DCM インスタンスを作成する
• PlanAhead™ および PinAhead を使用してピンを適切に割り当てる
• ザイリンクス Constraints Editor を使用してグローバルなタイミング制約を設定する

トレーニング概要

• 基本的な FPGA アーキテクチャ
• ザイリンクス ツール フロー
• 演習 1: ザイリンクス ツール フロー
• レポートを読む
• 演習 2: Architecture Wizard と PlanAhead Tool
• 演習 3: PinAhead での I/O プリアサイン
• グローバル タイミング制約
• 演習 4: グローバル タイミング制約
• 同期設計手法
• まとめ

演習の解説

• 演習 1: ザイリンクス デザイン フロー– ISE Project Navigator で新しいプロジェクトを作成し、ビヘイビアレベルシミュレーションをおこないます。インプリメントのゴー ルとストラテジを設定し、出力したファイルをSpartan®- 3E FPGA 1600 デモボードにダウンロードします。
• 演習 2: Architecture Wizard と PlanAhead Tool – Architecture Wizard を使用して DCM をカスタマイズし、デザインにインスタンシエートします。 また、Floorplan Editor を使用してピン ロケーションを割り当て、デザインをインプリメントします。
  
• 演習 3: PinAhead を使用した I/O ピンのプリアサイン– PinAhead を使用して I/O ピンを割り当てる方法の基本を学びます。WASSO (Weighted Average Simultaneously Switching Output) 解析によりグランドバウンスを回避し、デザインルール チェッカ (DRC) で I/O バンク規則に従います。
• 演習 4: グローバル タイミング制約 – Constraints Editor を使用してグローバルタイミング制約を割り当てます。Post-Map スタティックタイミングレポートをレビューしてタイミング制約が現実的かどうか確認します。各タイミング制約のクリティカルパスの遅延を検証するために、Post-Place & Route スタティックタイミングレポートを作成します。