FPGA 設計導入
コース概要
コースの解説
このコースは、ISE™ ソフトウェア ツールを使用してザイリンクス FPGA の設計を始める方に適しています。 ザイリンクスのデザイン フローを理解し、最良の結果を得る手法とは何かを学びます。
コースでは、Architecture Wizard および Floorplan Editor などの ISE 9.1i のツール機能を紹介します。 その他のトピックとして、FPGA設計手法、インプリメンテーション オプション、およびグローバル タイミング制約を紹介します。 全体的なデザイン パフォーマンスの改善に重点をおいたコースについては、FPGA 設計実践 があり、このコースの基本理念に基づいています。
このコースの参加条件の 1 つとして、次に示す基本的な FPGA デザイン のコースを受講済みである必要があります。 これらのコースを受講するには、japan.xilinx.com/education の録音版 e-ラーニングをクリックしてください
レベル
初級
トレーニング時間
1 日間
参加対象
初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の基礎知識を持ったデジタル回路設計者
参加条件
ソフトウェア ツール
このトレーニングに参加すると次のことが出来るようになります:
- ザイリンクス Project Navigator を使用して FPGA デザインをインプリメント
- Floorplan Editor を使用してピン配置をアサイン
- Architecture Wizard を使用して DCM インスタンシエーションを作成
- レポートを読んで目標のパフォーマンスを達成したかどうかを判断
- Constraints Editor を使用して基本的なグローバルなタイミング制約を設定
- インプリメンテーション オプションの設定や変更
コース概要
- コース スケジュール
- ザイリンクス ツール フロー
- 演習 1: ザイリンクス デザイン フロー
- レポートを読む
- 演習 2: Architecture Wizard および Floorplan Editor
- 演習 3: I/O ピンのプリアサイン
- グローバル タイミング制約
- 演習 4: グローバル タイミング制約
- インプリメンテーション オプション
- 演習 5: インプリメンテーション オプション
- 同期設計手法
- コースのまとめ
演習の解説
- 演習 1: ザイリンクス デザイン フロー – ISE Project Navigator で新しいプロジェクトを作成し、デザインプロセスに Architecture Wizard および Floorplan Editor を用います。 デフォルトのソフトウェア オプションを使用してデザインをインプリメントします。 また、デザインのシミュレーションを行います。
- 演習 2: Architecture Wizard と Floorplan Editor – Architecture Wizard を使用して DCM をカスタマイズし、デザインにインスタンシエートします また、Floorplan Editor を使用してピン ロケーションを割り当て、デザインをインプリメントします。
- 演習 3: I/O ピンのプリアサイン – Floorplan Editor を使用して I/O ピンを割り当てる方法の基本を紹介します。 SSO Analyzer を使用してグランド バウンスを回避し、デザイン ルール チェッカ (DRC) で I/O バンク規則に従います。
- 演習 4: グローバル タイミング制約 – Constraints Editor を使用してグローバル タイミング制約を割り当てます。 Post-Map スタティック タイミング レポートをレビューしてタイミング制約が現実的かどうか確認します。 各タイミング制約のクリティカル パスの遅延を検証するために、Post-Place & Route スタティック タイミング レポートを作成します。
- 演習 5: インプリメンテーション オプション – デザイン パフォーマンスを向上するためにプロセス プロパティおよび I/O コンフィギュレーション オプションを変更します。
登録方法
クラスのスケジュール、受講料および登録情報については、日本のサイトをご覧ください
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