録音版 e-ラーニングコースリスト

ご都合の良いときにいつでもコースを受講できる録音版 e-ラーニングを提供します。ハイレベルなソフトウェアアップデートや ASIC から FPGA への特定のデバイスアーキテクチャに変換する方法などさまざまなコースの無償コースを提供しています。ぜひ、ご覧ください!

DSP デザイン
CPLD デザイン
ハードウェア記述言語

FPGA デザイン
コネクティビティデザイン

FPGA デザインコース

Basic FPGA Configuration - 視聴 (ログインが必要)

After completing this 50-minute, two-module course, you will be able to describe the FPGA configuration pins, choose an appropriate FPGA configuration scheme, connect multiple FPGAs into a configuration daisy chain, and describe currently available prototyping hardware.

基本 FPGA アーキテクチャ : Architecture Wizard と Floorplan Editor - 視聴 (ログインが必要)

この約 30 分のコースを終了すると Architecture Wizard の用法を 2 つ以上理解し、Floorplan Editor の 2 つ特徴を理解して、ザイリンクス FPGA で効果的なピンの割り当てができるようになります。

基本 FPGA アーキテクチャ : メモリおよびクロッキングリソース - 視聴 (ログインが必要)

この 35 分のコースを視聴すると、Virtex®-5 FPGA のメモリおよびクロッキングリソースの基礎、Virtex-5 FPGA 専用のリソース、Spartan®-3 と Virtex-5 FPGA の違いを理解することが出来るようになります。

基本 FPGA アーキテクチャ : スライスおよび I/O リソース - 視聴 (ログインが必要)

この 48 分のコースを視聴すると、Virtex-5 FPGA のスライスリソースの基礎、Virtex-4 FPGA の I/O リソースの基礎を理解することが出来るようになります。

ChipScope™ Pro Software (with labs) - 視聴 (ログインが必要)

After completing this 24-minute course, you will be able to describe the value of the ChipScope™ Pro software, describe how it works, list available relevant cores, use the Core Generator and Core Inserter software, plan for debug, and debug with the ChipScope Pro software.

Spartan®-3E FPGA Architecture - 視聴 (ログインが必要)

After completing this 43-minute course, you will be able to describe how the architecture of the Spartan™-3E FPGA differs from the architecture of the Spartan-3 FPGA, determine if the Spartan-3E FPGA architecture fits your application requirements, and describe the new features of the Spartan-3E FPGA platform.

Spartan®-3 FPGA Architecture Overview - 視聴 (ログインが必要)

After completing this 31-minute course, you will be able to describe the Spartan™-3 architecture, its underlying technology and target markets, as well as its design entry, implementation, and verification software support features. You will also be able to describe the system solutions for DSP, MicroBlaze™ embedded processor, and communications connectivity.

Spartan®-3 HDL Coding Techniques (Part 1) - 視聴 (ログインが必要)

After completing this 30-minute module, you will be able to code properly for FPGA registers, SRLs, and other dedicated resources. These techniques will enable you to build an efficient, high-speed FPGA design for the Spartan-3 FPGA and other 4-input, LUT-based FPGAs.

Spartan®-3 HDL Coding Techniques (Part 2) - 視聴 (ログインが必要)

After completing this 30-minute module, you will be able to code properly for carry logic and memory resources. You will also be able to manage your control signal usage so that you can build an efficient, high-speed FPGA design for the Spartan-3 FPGA and other 4-input, LUT-based FPGAs.

Virtex®-5 FPGA HDL Coding Techniques (Part 1) - 視聴 (ログインが必要)

After completing this 30-minute module, you will be able to code properly for Virtex®-5 FPGA register resources. You will also be able to manage your control signal usage so that you can build a smaller FPGA design that will run at the highest system speed possible.

Virtex®-5 FPGA HDL Coding Techniques (Part 2) - 視聴 (ログインが必要)

After completing this 30-minute module, you will be able to code properly for 6-input LUT and block RAM resources in the Virtex®-5 FPGA. You will also be able to manage your control signal usage so that you can build a high-speed FPGA design. Finally, you will identify the most important considerations for migrating an existing design to the Virtex®-5 FPGA.

Global Timing Constraints - 視聴 (ログインが必要)

After completing this 15-minute course, you will be able to apply global timing constraints to a simple synchronous design and use the Constraints Editor to specify global timing constraints.

Area Constraints - 視聴 (ログインが必要)

After completing this 27-minute course, you will be able to make an effective layout with area constraints, uUse area constraints to improve the speed of your design by grouping critical paths, use area constraints to localize (and maximize) your designs clocks, and use area constraints in an incremental design flow.

Timing Closure Flow - 視聴 (ログインが必要)

After completing this 71-minute course, you will be able to describe the overall flow for achieving timing closure, specify the key elements in achieving timing closure, describe the importance of cores and coding for performance, list some of the key implementation options in timing closure, and state where to learn more about each step in the timing closure flow.

Achieving Breakthrough Performance in Virtex®-4 FPGAs - 視聴 (ログインが必要)

After completing this 57-minute course, you will be able to describe Virtex®-4 FPGA advantages, discuss how to achieve optimum FPGA performance, and describe the Virtex®-4 FPGA performance comparison methodology.

Clocking Techniques for Virtex®-II FPGAs - 視聴 (ログインが必要)

After completing this 34-minute course, you will be able to describe the features and limitations of the DCM, BUFGMUX, and global routing resources, and explain how to build a clock assignment strategy for your design.

SPI-4.2 - 視聴 (ログインが必要)

After completing this 38-minute course, you will be able to identify the basics of the OSI 7 Layer Model, describe the protocol, specifications, and competitive advantages of the SPI-4.2 solution, and explain how the SPI-.2 solution fits into the OSI 7 Layer Model.

IC Packaging - 視聴 (ログインが必要)

After completing this 41-minute course, you will be able to determine the IC package that best meets your design goals, lList the various sources of heat generation in IC packages, identify and define critical thermal variables, and discuss Xilinx-provided specs to manage your thermal budget.

ISE™ Design Suite 10.1 チュートリアルモジュールの目的は、ザイリンクスデザインフローを習得することです。最先端技術のチュートリアルは、デザインエントリーから検証、および Spartan™-3A デバイス用のウォッチデザインを使用したデバックがなどがあります。

DDR-I SDRAM Memory Interface - 視聴 (ログインが必要)

After completing this 35-minute course, you will be able to list the Virtex®-II and Virtex®-II Pro device features that enable high-speed memory interface design, calculate timing margins for the Virtex®-II series DDR-I interface design, and access memory resources on the Xilinx website, including the Xilinx Memory Tool Kit.

ASIC ユーザー (演習付き)

Launch FPGA and ASIC Technology Comparison module

Launch FPGA vs. ASIC Design Flow (no lab) module

Launch ASIC to FPGA Coding Conversion (includes lab) module

After completing this course, you will be able to describe the differences between FPGAs and ASICs as they relate to basic technology features and the impact of those features on coding style, implementation, and product selection, as well as design flows, and coding conversion.

コネクティビティデザインコース

PCI Express - 視聴 (ログインが必要)

After completing this 45-minute course, you will be able to explain the background behind PCI Express, identify the differences between PCI and PCI Express, and describe a basic PCI Express Link, the different layers of a PCI Express device, and the Xilinx PCI Express solution.

エンベデッドデザインコース

EDK チュートリアル - 視聴

チュートリアルモジュールの目的は、デザイン入力から検証やデバッグまで、ザイリンクスの新しく改善されたデザインフローを皆様にわかりやすくご紹介することです。

DSP デザインコース

System Generator イントロダクション - 視聴 (ログインが必要)

この約 50 分のコースを視聴すると System Generator および Simulink を使い、メモリとコントローラを含んだ DSP デザインをザイリンクス FPGA にインプリメントすることができるようになります。ザイリンクスデバイスアーキテクチャに高度に最適化された FIR フィルタのインプリメントや、ザイリンクスブロックセットを使用した DSP 固定小数点の仕様について理解できます。

AccelDSP™ ジャンプスタートモジュール - 視聴 (ログインが必要)

この 50 分のコースを視聴すると、AccelDSP 合成ツールを使用して合成できるように DSP アルゴリズム用に MATLAB スクリプトを変更、MATLAB デザインでのビット幅の指定、モニタ、操作に加えて量子化の概念の理解、および MATLAB コーディングスタイルの変更とデザインの性能と効率を最適化することが出来るようになります。

CPLD デザインコース

CoolRunner™-II CPLD: Clocking and I/O - 視聴 (ログインが必要)

After completing this 15-minute course, you will be able to describe the clock divider and DualEDGE features of CoolRunner™-II CPLDs, list applications that can benefit from these clocking features, and describe several solutions for special signaling and interface requirements.

ハードウェア記述言語

Basic HDL Coding Style (Part 1) - 視聴 (ログインが必要)

This Basic HDL Coding Style, part 1 describes primary coding techniques for FPGAs. It included basic design guidelines that successful FPGA designers follow and explains proper coding techniques for combinatorial and registered logic. Microsoft Windows Media Player 8 or later is required to view this module.

Basic HDL Coding Style (Part 2) - 視聴 (ログインが必要)

This Basic HDL Coding Techniques, part 2 describes primary coding techniques for FPGAs. It included basic design guidelines that successful FPGA designers follow, including Finite State Machine design and building pipeline stages. Microsoft Windows Media Player 8 or later is required to view this module.

録音版 e-ラーニング コース リスト

FPGA デザイン コース