ISE® Design Suite 最新版は、業界一の帯域幅を提供する Virtex-6 HXT FPGA をサポートします。Virtex-6 HXT FPGA プラットフォームは、シリアル トランシーバを最大で 72 個搭載し、ワイヤード通信やデータ通信システムに使用されるブリッジング、スイッチング、アグリゲーションなどの広帯域アプリケーションに最適な FPGA です。
これらの新機能については、ISE Design Suite : Logic Edition の「最新情報」ページを参照してください。
ザイリンクス CORE Generator™ および IP コアに関する追加情報、アップデート、既知の問題について説明します。
新しい Virtex®-6 および Spartan®-6 ターゲット デザイン プラットフォームの完全なソフトウェア フローをご活用ください。ISE Design Suite のすべてのエディションには、Virtex-6 および Spartan-6 のパフォーマンスを特に向上させる新機能が含まれます。これらの新機能については、ISE Design Suite : Logic Edition の「最新情報」ページを参照してください。
ザイリンクス CORE Generator および IP コアに関する追加情報、アップデート、既知の問題について説明します。
入力された水平および垂直同期パルスに基づいて自動的にブランキングおよびアクティブ データ タイミングを検出する汎用ビデオ タイミング検出器およびジェネレータ
PCI Express 用 Spartan-6 FPGA インテグレイテッド エンドポイント ブロック
PCI Express® 用の Spartan-6 FPGA エンドポイント ソリューションは、PCIe® 用の Spartan-6 FPGA インテグレイテッド エンドポイント ブロックを設定し、ロジックを追加することによって PCIe 用の完全なエンドポイント ソリューションを作成します。
PCI Express 用 Virtex-6 インテグレイテッド ブロック
PCI Express 用 Virtex-6 FPGA のエンドポイント ソリューションは、PCIe 用の Virtex-6 FPGA インテグレイテッド エンドポイント ブロックを設定し、ロジックを追加することによって PCIe 用の完全なエンド ポイント ソリューションを作成します。
Virtex-6 エンベデッド トライモード イーサネット MAC ラッパ
Virtex-6 デバイスのエンベデッド トライモード イーサネット MAC 用の HDL ラッパ ファイルを自動的に作成します。 事前にコンフィギュレーションされた HDL ラッパだけでなく、テストベンチ、インプリメンテーション スクリプトやシミュレーション スクリプトが、ユーザー定義に基づき自動的に生成されます。
Spartan-6 FPGA GTP トランシーバ ウィザード
カスタム アプリケーション用に正しくコンフィギュレーションされた 1 つまたは複数の GTP トランシーバをインスタンシエートするラッパを生成します。
Virtex-6 FPGA GTX トランシーバ ウィザード
カスタム アプリケーション用に正しくコンフィギュレーションされた 1 つまたは複数の GTX トランシーバをインスタンシエートするラッパを生成します。
クロッキング要件に従ってカスタマイズされたクロック回路の HDL ソース コードを作成します。