製品インストールからデザイン検証にいたるまで、ISE Design Suite 11 によって設計期間とデザイン リソースをを最大限に有効活用できます。ISE Design Suite : Logic Edition は以下を提供します。

• 次のような優れたテクノロジで RTL ベース デザインの要件に対応する完全なデザイン環境
• 高度なオンチップ 検証用の ChipScope Pro および ChipScope Pro Serial I/O ツールキット
• ISE デザイン環境に含まれる完全な、フル機能 HDL シミュレータである ISE Simulator
• IO ピン プラン、フロアプラン、および詳細なグラフィカル デザイン解析を行う完全な環境である PlanAhead
• 分散されたプロセッシングでインプリメンテーションの高速化を可能にするマルチ プロセッサのサポート
• デザイン ゴール ベースのインプリメンテーションにより、パフォーマンス、ランタイム、エリア、消費電力などのデザイン ゴールに特化したオプション設定を自動的にアサイン
• Virtex-5 FPGA ハード IP シミュレーション モデル対応、業界初の IEEE 暗号化により、 SmartModel と比較して平均 2 倍の速さのシミュレーション ランタイムを実現

ISE Design Suite : Logic Edition 11 の提供するテクノロジは使用が容易なため、より短期間で厳しいパフォーマンス ゴールの達成を実現します。

• SmartGuide は、以前に成功したインプリメンテーションを活用することでインクリメンタル ランタイムを最大 2 倍削減
• SmartXplorer は、Linux ネットワークにおける分散プロセッシングを活用し、デザインに最適なインプリメンテーション設定を特定して、デザイン パフォーマンスを最大 38% 向上
• PlanAhead デザインおよび解析ツールは、タイミング クロージャを実現する完全なデザイン制御を提供するもので、デザインにおいてタイミングがクリティカルな領域を複数のビューで表示し、最終的に大きなデザインを小さなブロックに分割して、各モジュールの最適化に集中して設計を進める方法を提供

ISE Design Suite が提供するツールとテクノロジにより、FPGA 開発における早い段階での正確な消費電力予測と、消費電力の最適化が容易な電力管理が実現されます。

• 最先端の合成およびインプリメンテーション アルゴリズムによりダイナミック消費電力を平均 10% 低減
• デザイン ゴール ベースのインプリメンテーションにより、消費電力の最適化をワン ステップのプロセスでできるように簡易化
• すべてのザイリンクス FPGA 用のダウンロード可能な無償の XPower Estimator スプレッドシートにより、デバイスを特定したデザインの消費電力量をすばやく簡単に概算
• すべてのコンフィギュレーションの ISE で、XPower アナライザは デザインの精度を保つためのシミュレーション ファイルのインポートを含む詳細なデザイン ベースの消費電力分析を実行可能
• 消費電力に関する質問はザイリンクス パワー セントラル japan.xilinx.com/powerをご覧ください。

ISE Design Suite : Logic Edition は、ロジックおよびコネクティビティ デザインを最適化する基本的な手法をサポートする包括的なスイートです。ISE Design Suite : Logic Edition は、設計過程を促進し、プログラマブル プラットフォームがもたらすあらゆる柔軟性を活用する統合開発環境、ソフトウェア ツール、コンフィギュレーション ウィザード、および IP の包括的なスイートを提供します。 ISE Design Suite は、デザイン ゴールをより容易に達成できるよう設計上の課題を克服する手段をもたらします。

ISE Design Suite の全エディションに含まれるザイリンクス CORE Generator™ システムは、ザイリンクス FPGA 向けに高度にパラメータ化された IP およびザイリンクス FPGA の I/O やクロッキングなどの機能を構築する Architecture Wizards へのアクセスを提供することで設計時間を短縮します。これらのユーザーがカスタマイズできる IP 機能は、その複雑さにおいてメモリ、FIFO などの一般的に使用される機能からフィルタ、変換などのシステム レベルの構築ブロックまで幅があります。これらの IP ブロックを使用すると、デザインに要する時間が数日から数ヶ月間短縮でききます。高度に最適化された IP によって FPGA 設計者はデザインの構築に集中でき、市場投入時間の短縮を実現可能です。