Zynq All Programmable SoC を使用した画像フィルタの設計

コース概要

近年、FPGA デバイスのめざましい発展(性能向上、大規模化、ローコスト化)により、従来 ASIC で行っていた複雑なシステムオンチップ (SoC) の実現をデスクトップ上で手軽に実現できるようになってきました。また、MPU 等の IP (再利用可能設計済み回路)を使用することによりハードウェア設計の深い知識がなくてもオリジナルチップを開発することが可能になってきました。さらに最新 FPGA アーキテクチャの利点を活かすと ASIC を凌駕する設計もできるようになります。

本コースでは最新 FPGA をより効率よく活用するためのヒントと簡単なカメラシステムを例に Aptina 社製イメージセンサーモジュールと Xilinx 社製 Zynq デバイスを搭載した AVNET 社製 FPGA ボード (Zedboard) を使用して、最適な画像フィルタ処理(FIR フィルタ)回路の設計方法について実際に演習を行いそのポイントを習得します。

また、ザイリンクス社最新統合設計環境「Vivado Design Suite」で提供される C 言語設計高位合成ツール(HLS)も適用してそのアルゴリズム検証から IP 化までを’非’ HDLで行います。

レベル

FPGA 3

トレーニング期間

1 日

受講対象者
  • 低コストでビデオシステムを開発しようとしている方
  • FPGA での画像フィルタ処理の実装方法の詳細を知りたい方 
  • C 言語設計および非 HDL 設計に興味のある方
受講要件
  • C 言語の知識と組み込みシステム設計の実経験必須
  • 基本的な HDL (VHDL または Verilog) の言語知識推奨
  • FPGA の中級スキル推奨
    「FPGA 設計実践」コースの受講、または「Vivado での FPGA 設計実践」コースの受講
ソフトウェア ツール
  • Vivado Design Suite System Edition 2014.4
ハードウェア
  • アーキテクチャ : Zynq All Programmable SoC
  • デモ ボード : AVNET 社製 FPGA ボード Zedboad

* 演習で使用するボードやカスタマイズに関する詳細は、認定トレーナー (ATP) へお問い合わせください

このコースに参加すると、次のことができるようになります。
  • 画像フィルタの基礎
  • 最新 FPGA でのデータパス設計方法
  • カスタムロジックの IP コア化と MPU とのインターフェース方法
  • C 言語ベースでのハードウェア設計方法
コース内容
  • 1.  画像フィルタ基礎
    • 1.1  2DFIR (微分) フィルタ概要
    • 1.2  演算ツリー
    • 1.3  各種係数(平滑化、先鋭化、ラプラシアン、ガウシアンなど)

  • 2.  最新 FPGA のデバイス・アーキテクチャ
    • 2.1  ASIC 設計との違いと注意点
    • 2.2  内蔵ハード・リソース(RAM、演算器、シフト・レジスタなど) 

  • 3.  高位合成ツール(Vivado HLS)
    • 3.1  開発フロー
    • 3.2  生成回路最適化(ディレクティブ適用)

  • 4.  システム構築実習
    • 4.1  ベースシステムの構成とデータフローレビュー
    • 4.2  ソフトウェア処理での実装とアルゴリズム検証
    • 4.3  ハードウェア化するための改良(C ソース修正)
    • 4.4  高位合成による RTL 生成と IP パッケージ化(MPU バス I/F の付加)
    • 4.5  ベースシステムへの生成したコアの組込
    • 4.6  MPU からのコア制御ソフトウェアの作成と動作確認


本コースは、ザイリンクストレーニングパートナー アドバンスド・テクノロジー・リサーチ・ジャパン合同会社製のトレーニングコースです。

 
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