PlanAhead によるデザイン パフォーマンスの向上 応用編

コース概要

このコースでは、PlanAhead™ ソフトウェアを使用してデザイン パフォーマンスを向上させ、再現性のある結果を得る方法を学習します。コース内容には、合成およびプロジェクトのヒント、デザイン解析、フロアプランの作成、エリア制約と Pblock を使用したパフォーマンスの改善、ChipScope™ Pro ツールによるデザインのデバック、パーティションを使用したデザインの保持が含まれます。

メモ : このコースの演習は、PlanAhead ソフトウェアに含まれているチュートリアルと同じものですが、 インストラクタによる説明とデモがあります。

レベル

中級

トレーニング期間

2 日間

参加対象

パフォーマンスと機能を最大限に活かすためのデザインの物理的なインプリメンテーションの解析と実行に興味を持つ FPGA 設計者、システム エンジニア

参加条件
ソフトウェア ツール
  • Xilinx ISE Design Suite: Logic または System Edition 12
ハードウェア
  • アーキテクチャ: Virtex®-6 FPGA*
  • デモ ボード: なし*

* 本コースでは、Virtex-6 アーキテクチャを中心に説明をします。詳細またはその他のカスタマイゼーションについては、認定トレーナに相談してください。

このコースに参加すると、次のことができるようになります

  • PlanAhead ツールの高度な機能を活用する
  • 階層ビューアとタイミング レポート情報を利用して、最適なエリア制約を定義する
  • 適切なロジックをPblock にグループ化する
  • HDL ソースをインポートして、RTL ネットリストを検討および解析する
  • 異なるインプリメンテーション ストラテジでデザインをインプリメントする
  • デバイス使用率、コネクティビティ、タイミング、配置、タイミング クリティカル パスを解析する
  • ChipScope Pro デバッグ コアを挿入する
  • デザインのフロアプランによってパフォーマンスを改善し、最良のインプリメンテーション結果を保持する
  • 専用のハードウェア リソースに対して配置配線制約を適用する
コース内容
1 日目
  • PlanAhead ソフトウェアの復習
  • 演習 1 : PlanAhead ソフトウェアの復習
  • RTL の開発と解析
  • 演習 2 : RTL 解析
  • 専用リソースの配置
  • 演習 3 : 専用リソースの配置
  • Pblock
2 日目
  • フロアプラン手法
  • 演習 4 : デザイン解析およびフロアプランでパフォーマンスを最適化
  • パーティションを使用したデザイン保持
  • 演習 5 : デザインを保持して結果を予測
  • ChipScope Pro ツールによるデバッグ
  • 演習 6 : ChipScope Pro ツールによるデバッグ
演習の解説
  • メモ : 演習には、PlanAhead ソフトウェアに含まれているチュートリアルを使用します。

    • 演習 1 : PlanAhead ソフトウェアの復習 – HDL ソース ファイルを PlanAhead ツールへインポートし、合成およびインプリメンテーションを実行して、その結果を解析します。また、PlanAhead の環境と各ビューアについても説明します。
    • 演習 2 : RTL 解析 – RTL 開発および解析環境の概要について説明します。ここでは、RTL ロジック階層、RTL 回路図を解析し、RTL リソース使用率と消費電力の概算を行った後、RTL デザイン ルール チェック (DRC) を実行します。
    • 演習 3 : 専用リソースの配置 – 専用のハードウェア リソースにロケーション制約を適用する方法を説明します。専用のクロック リソースの割り当て、多機能ピンの確認を行って SSN 解析を実行します。
    • 演習 4 : デザイン解析およびフロアプランでパフォーマンスを最適化 – PlanAhead ソフトウェアを使用した、インプリメンテーション前と後のデザイン解析機能について説明します。また、高性能の FPGA を設計する際の PlanAhead の機能と利点についても説明します。
    • 演習 5 : デザインを保持して結果を予測 – パーティションを使用して、最良のインプリメンテーション結果を保持する方法を説明します。
    • 演習 6 : CChipScope Pro ツールによるデバッグ – PlanAhead ソフトウェアで ChipScope Pro ツール、コア、Set Up ChipScope ウィザードを使用してデザインのデバッグを行います。
 
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