FPGA 設計導入

コースの解説

このコースは、ISE® ソフトウェア ツールを使用してデザインをイン プリメントし、ザイリンクス FPGA アーキテクチャについて学習します。 ザイリンクス デザインフローを理解することによって、より効率的な設計方法を実現できます。

コースでは、Architecture Wizard、I/O Planner および Constraint Editor などの ISE 12.1 のツール機能を紹介します。その他のトピックとして、FPGA アーキテクチャ、同期設計手法、レポートの読み方、グローバルタイミング制約を紹 介します。

全体的なデザインパフォーマンスの改善に重点をおいたコースとしては、FPGA 設計実践があり、このコースの基本理念に基づい ています。

レベル

初級

トレーニング時間

1 日

参加対象

初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の基礎知識を持ったデジタル回路設計者

推奨される録音版 e-ラーニング (REL)
参加条件
  • HDL (VHDL または Verilog) の使用経験がある方
  • デザイン回路の基礎知識と設計経験のある方
その他推奨 REL (録音版 e ラーニング)
ソフトウェア ツール
  • Xilinx ISE Design Suite: Logic または System Edition 12.1

このトレーニングに参加すると次のことが出来るようになります。

  • Spartan®-6 FPGA の主要機能を活用する
  • Project Navigator を使用して FPGA デザインのインプリメンテーションおよびシミュレーションを行う
  • レポートを読んで目標のパフォーマンスを達成したか判断 する
  • Clocking Wizard を使用して DCM インスタンスを作成する
  • I/O Planner を使用してピンを適切に割り当てる
  • ザイリンクス Constraints Editor を使用してグローバルなタイミング制約を設定する
トレーニング概要
  • 基本的な FPGA アーキテクチャ
  • ザイリンクス ツール フロー
  • 演習 1: ザイリンクス ツール フロー
  • レポートを読む
  • 演習 2: Clocking Wizard とピンの割り当て
  • 演習 3: PinAhead ツールを使用した I/O プリアサイン
  • グローバル タイミング制約
  • 演習 4: グローバル タイミング制約
  • 同期設計手法
  • まとめ
演習の解説
  • 演習 1: ザイリンクス デザイン フロー– ISE ソフトウェアの Project Navigator で新しいプロジェクトを作成し、ビヘイビアレベルシミュレーションを行います。インプリメントのゴー ルとストラテジを設定し、出力したファイルをSpartan®- 6 FPGA デモボードにダウンロードします。
  • 演習 2: Clocking Wizard とピンの割り当て– Clocking Wizard を使用して DCM をカスタマイズし、デザインにインスタンシエートします。また、PinAhead ツールを使用してピン ロケーションを割り当て、ISE ソフトウェアの Project Navigator を用いてデザインをインプリメントします。
  • 演習 3: PinAhead を使用した I/O ピンのプリアサイン– PinAhead を使用して I/O ピンを割り当てる方法の基本を学びます。デザインルール チェッカ (DRC) で I/O バンク規則に従います。
  • 演習 4: グローバル タイミング制約 – Constraints Editor を使用してグローバルタイミング制約を割り当てます。Post-Map スタティックタイミングレポートをレビューしてタイミング制約が現実的かどうか確認します。各タイミング制約のクリティカルパスの遅延を検証するために、Post-Place & Route スタティックタイミングレポートを作成します。

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