3G UMTS 用プログラマブル チップレート ソリューション

ザイリンクス デザイン サービスは 3G UMTS 用 64チャンネル チップレート ソリューションを単一の FPGA で提供することが可能です。下図に示すソリューションは、アップ リンクとダウンリンク両機能をインプリメントしています。これらの機能は、アーキテクチャ的に 2つのデバイスに分割した方が良ければ、分割することも可能です。

ダウンリンク

ダウンリンクの機能は一つの XC2V1000 デバイスで可能です. これは、送信ダイバーシティ、STTD エンコーディング、および圧縮モードをサポートしているだけでなく、インナ ループ電力制御機能も付加価値として追加されています。

3GPP 仕様に準拠
384K までのデータ レートで 64 DCH チャンネルをサポート
60 までのコモン チャンネルでマルチ セクタをサポート
送信ダイバーシティ
STTD エンコーディング
個別ウェイトは、ユーザ毎、フィールド毎、モード毎に可能
圧縮モードをサポート
TPC 挿入
インナ ループ電力制御機能
エンベデッド プロセッシングはシステム処理のオーバーヘッドを軽減
混合器は 16 アンテナまでをサポート可能
AICH の生成はインターラプト遅延の発生を回避
エンベデッド処理による SCH 生成優先度

アップリンク

アップリンク ソリューションはお客様ごとに異なります. このソリューションは Time-toーMarket と低リスク デザイン フローの利益を享受しつつ、システムを顧客仕様に整合させる 柔軟性を提供します。ソフト的に機能を分割することで、システム処理と信号処理のオーバーヘッドとを削減できます。またこのソリューションを用いることで、システムの複雑性を軽減できます。

RACH 検出
全シグネチャの検出
セルサイズの影響を簡単に定義可能
全スロット中のプリアンブルを検出
4096 チップすべてに対する相関機能
複数アンテナのサポート可能
結果の後処理可能
サーチャー
プログラム可能なサーチ長
プログラム可能なサーチ ウィンドウ
定義可能なコヒーレント相関長
フレーム間の相関結果をノンコヒーレント アキュムレーション
エンベデッド スケジューラによる優先度付け
果の後処理可能
Rake レシーバ
各フィンガの割り当てはユーザ毎、アンテナ毎に可能
最大 384K までのデータ レートをサポート
RACH メッセージ、または DCH デコーディングを実行
チャンネル エスティメーションのアルゴリズムを柔軟化するシステム分割
トラッキング
制御シンボルの抽出
SIR 測定
インナ ループ電力制御をサポート
圧縮モードをサポート
/support/clearexpress/images/yell_tri_grey.gif 3G UMTS 用プログラマブル チップレート ソリューション
機能 Users Bits Window Length Slices Block RAMs Max Clock Frequency Example Xilinx Device
Downlink 64 16 n/a n/a 3000 15 122.88MHz XC2V1000-4
RACH Preamble Detection n/a 6 512 Chips 4096 2000 18 122.88MHz XC2V1000-4
Searcher 64 7 256 Chips 10ms 4000 26 122.88MHz XC2V1000-4
Rake Receiver 256 (Fingers) 8 n/a n/a 4000 32 122.88MHz XC2V1000-4

詳細については xds_japan@xilinx.com までお問合わせください

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