PCI Express と AMD テクノロジ

データセンター、通信、エンベデッド アプリケーションでは、PCI Express® 仕様に対応できるシステムが求められています。Versal™ アーキテクチャでは複数の接続オプションを利用できるため、開発者は最先端規格に準拠したインターフェイスを活用しながら、競合を凌ぐ高性能製品の開発に注力できます。Versal アーキテクチャに統合された PCI Express ブロックは、完全なソフト IP ソリューションよりも使いやすく効率的で、はるかに優れた性能を提供します。Versal アーキテクチャには、PCIe デザイン向けに 5 つのタイプの統合ブロックがあります。

• MDB5: DMA/ブリッジを備えた PCI Express Rev. 5.0 用の統合ブロック
• CPM5: DMA/ブリッジを備えた PCI Express Rev. 5.0 用の統合ブロック
• PL PCIE5: PCI Express Rev. 5.0 用統合ブロック
• CPM4: DMA/ブリッジを備えた PCI Express Rev. 4.0 用の統合ブロック
• PL PCIE4: PCI Express Rev. 4.0 用の統合ブロック

MDB5、CPM5、PL PCIE5、CPM4、および PL PCIE4 は、GTYP や GTY トランシーバーと組み合わせて使用することで、仕様どおりのデータ レートでインターフェイスを動作させることができます。1 レーン (Gen1x 1) 構成から規定された最大構成まで 1 レーンあたり 2.5 GT/s からの動作範囲をサポートします。たとえば、8 レーン (Gen5x 8) の場合は 1 レーンあたり 32 GT/s、16 レーン (Gen4x16) の場合は 1 レーンあたり 16 GT/s で動作可能です。

次の表では、Versal アーキテクチャで使用できる PCI Express 用統合ブロックの特徴をまとめています。現在利用できるデバイス、パッケージ、スピード グレードの組み合わせで有効なリソースおよび機能については、『Versal アーキテクチャおよび製品データシート: 概要』 (DS950) を参照してください。

これらのブロック (MDB5、CPM5、PL PCIE5、CPM4、PL PCIE4) は、少ないリンク構成で使用できるため、コスト重視の製品デザイン、小規模フォームファクターへの対応、ボードの複雑性緩和、消費電力削減が可能になります。また、リンク構成が削減されることで、プログラマブル ロジックのリソース使用率を削減できる場合もあります (これは、統合ブロックの適用拡大に使用するソフト IP の性質に依存します)。CPM5、PL PCIE5、CPM4、および PL PCIE4 は、エンドポイント (EP)、ルート ポート (Rp)、およびスイッチ ポート タイプとして構成できます。詳細は、『Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG343) および『Versal Adaptive SoC CPM Mode for PCI Express 製品ガイド』 (PG346) を参照してください。MDB5 は、エンドポイント (EP) およびルート ポート (RP) タイプとして構成可能であり、統合 DMA/ブリッジ ソリューションを使用する必要があります。

AMD は、Versal アーキテクチャに統合した PCI Express 用ブロックと検証済みの高性能な DMA/ブリッジ サブシステムを提供しているため、開発者は付加価値の設計に多くの時間を費やすことができます。DMA/ブリッジ サブシステムのオプションは次のとおりです。

• MDB5 は、PCI Express 用のコントローラーを 2 つ統合し、HDMA/ブリッジ サブシステムのインスタンスを 2 つ統合しています。統合された DMA の使用は任意であり、各インスタンスは個別にカスタマイズ可能です。HDMA サブシステムは、統合されたプロセッサや AXI インターコネクトの密結合を提供します。このサブシステムは AXI ブリッジの機能も提供します。データ移動には、プログラマブル NoC を使用するメモリマップド方式を採用できます。
• CPM5 は、PCI Express 用のコントローラーを 2 つ統合し、また QDMA/ブリッジ サブシステムのインスタンスを 2 つ統合しています。統合された DMA の使用は任意であり、各インスタンスは個別にカスタマイズ可能です。QDMA サブシステムは、大量のデータを低レイテンシで移動させるための拡張性に優れたキューベースの DMA を提供する上、エンタープライズ クラスの製品で必要とされる物理/仮想機能をいくつかサポートします。データ移動には、プログラマブル NoC を使用するメモリマップド方式、またはストリーミング方式を採用して、Versal アダプティブ SoC のプログラマブル ロジックへ送られます。また、このサブシステムには、AXI インターコネクトへのブリッジ機能も含まれています。
• CPM4 は、PCI Express 用のコントローラーを 2 つ統合し、また QDMA/XDMA とブリッジ サブシステムのインスタンスを 1 つ統合しています。統合された DMA の使用は任意であり、使用する場合は CPM5 の場合のように QDMA サブシステムとして、または XDMA サブシステムとして構成可能です。データ移動には、プログラマブル NoC を使用するメモリ マップド方式、またはストリーミング方式を採用して、Versal アダプティブ SoC のプログラマブル ロジックへ送られます。また、このサブシステムには、AXI インターコネクトへのブリッジ機能も含まれています。
• PL PCIE5 および PL PCIE4 は、PCI Express 用の個別コントローラーであり、ソフト IP として実装する DMA/ブリッジ サブシステムと組み合わせて使用します。これらは Vivado™ Design Suite の IP カタログから無料で利用できます。

ほとんどの開発者にとって、手軽に利用できるこの高性能 DMA/ブリッジ サブシステムは、高速データ通信をすばやく構築するためのインフラとして有効です。詳細は、『Versal Adaptive SoC DMA and Bridge Subsystem for PCI Express 製品ガイド』 (PG344) および『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347) を参照してください。また、ドライバーやアプリケーション ソフトウェアへの投資を最小限に抑えて、DMA/ブリッジ サブシステムを独自構築する場合や、エンド アプリケーションの詳細知識を活かして機能をカスタマイズまたは最適化する場合には、CPM5 および CPM4 に含まれる DMA/ブリッジをバイパスすることも可能です。完全なカスタム ソリューションを実装するため最大限の柔軟性を重視する方には、Vivado Design Suite IP カタログで PCI Express 用のソフト IP コア PHY を提供しています。これらを使用することで、PCI Express 用のコントローラーを独自開発して、GTYP および GTY トランシーバーへ接続することが可能になります。

その他、AMD ではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

AMD の 20 nm UltraScale™ デバイスには、今日のデータセンター、通信、およびエンベデッド アプリケーションで必要とされる多くの PCI Express® 機能が統合されています。

Integrated Block for PCI Express IP は、ハードウェア化されており、次をサポートします。

• ネイティブの Gen3x8* 統合 PCIe® ブロック
  
• PCIe 要求に対応する 64 のタグ
• 複数ベクター MSI (最大 32 ベクター) および MSI-X
• 詳細は、『UltraScale Devices Gen3 Integrated Block for PCI Express 製品ガイド』 (PG156) を参照してください。

その他、AMD ではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

• AMD の XDMA IP サブシステムは、量産向けの PCIe DMA ソリューションで、幅広く使用されています。詳細は、『DMA/Bridge Subsystem for PCI Express 製品ガイド』 (PG195) を参照してください。
• AMD は、量産向けの AXI Memory Mapped to PCI Express Bridge IP を提供しています。詳細は、『AXI Bridge for PCI Express Gen3 Subsystem 製品ガイド』 (PG055) をご覧ください。

*サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド (PG156、PG195、または PG194) を参照してください。

AMD の 28 nm 7 シリーズ デバイスには、今日のデータセンター、通信、およびエンベデッド アプリケーションで必要とされる多くの PCI Express® 機能が統合されています。

Integrated Block for PCI Express IP は、ハードウェア化されており、次をサポートします。

• ネイティブの Gen3x8* 統合 PCIe® ブロック
• 64 ビットおよび 128 ビット データ幅
• 詳細は、『7 Series FPGAs Integrated Block for PCI Express 製品ガイド』 (PG054) を参照してください。

その他、AMD ではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

• AMD の XDMA IP サブシステムは、量産向けの PCIe DMA ソリューションで、幅広く使用されています。詳細は、『DMA/Bridge Subsystem for PCI Express 製品ガイド』 (PG195) を参照してください。
• AMD は、量産向けの AXI Memory Mapped to PCI Express Gen2 IP を提供しています。詳細は、『AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.9 LogiCORE IP 製品ガイド』 (PG055) を参照してください。

*サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド (PG054、PG055、または PG195) を参照してください。