AMD、UltraScale+ 製品ポートフォリオを拡充

AU7P FPGA および ZU3T 適応型 SoC の紹介

 

2022 年 11 月 7 日


編集者注記: このコンテンツは、弊社の Romisaa Samhoud、Product LIne Manger による寄稿です。

 

AMD は Zynq® UltraScale+™ MPSoC と Artix® UltraScale+ FPGA の成功に続き、新たに 2 つのデバイスを UltraScale+ ファミリに追加することを発表しました。

新しい AU7P および ZU3T デバイスは、16nm FinFET プロセスを採用しているため、低消費電力、優れたワットあたり性能、小型フォーム ファクターを求めるアプリケーションに最適です。小型、低コスト、低消費電力に最適化されたプログラマブル ロジック (PL) トランシーバー ベースの UltraScale+ ファミリは、ロジック対 I/O 比が高く、UltraRAM、DSP などの機能が強化されています。

新しい Artix UltraScale+ AU7P FPGA

AU7P デバイスは、Artix UltraScale+ ポートフォリオの中で最も低集積、低消費電力、そして最もコストに最適化された 12.5Gbps トランシーバー搭載 FPGA です。I/O およびメモリの対ロジック比が高いため大規模データの格納やバッファリングに優れ、高性能演算アプリケーションに対応できます。

AU10P デバイスと比較した場合、スタティック消費電力を最大 50% 削減でき、20% 以上のロジック対 I/O 比と 2 倍の 3.3V HDIO を提供します。

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AU7P デバイスは、熱管理と電力分配機能に優れた 8.5mm x 10.5mm の革新的な InFO パッケージを採用しているため、小型フットプリントで高い演算密度を必要とするアプリケーションに最適です。業界が注目している InFO パッケージは、医療用画像処理、マシン ビジョン、放送局用カメラ/モニター、車載用レーダー/ライダーなど、小型で消費電力を重視するアプリケーションをターゲットとしています。

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新しい Zynq UltraScale+ ZU3T MPSoC

ZU3T MPSoC は、Zynq UltraScale+ ファミリに追加された 12.5Gbps GTH トランシーバー搭載の最小デバイスであり、コストを重視するアプリケーション向けに提供されています。これらの GTH トランシーバーは柔軟に構成可能であり、UltraScale+ アーキテクチャのプログラマブル ロジック リソースと緊密に統合されています。ZU3T のトランシーバー帯域幅は、ZU3 デバイスの 5 倍となり、高度なネットワーク アプリケーション、ビジョン/ビデオ処理、安全な接続を実現できます。

ZU3 と比較して、新しい ZU3T デバイスは DSP スライス数が増加しているため、信号処理性能を強化できます。また UltraRAM の追加で 2.5 倍のエンベデッド メモリを備えることができるため、エンベデッド アプリケーションやビデオ処理アプリケーションに最適です。

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Zynq MPSoC ファミリに含まれる ZU3T デバイスは、グラフィックス処理の実行にソフト エンジンとハード エンジンを組み合わせてリアルタイム制御を行う 64 ビット プロセッサを搭載しています。高度な分析を行う Arm® ベースの CPU サブシステムと、タスクを高速化するオンチップ プログラマブル ロジックの両方を兼ね備えているため、スマート シティ、カメラ モニター、医療用画像処理、車載向けインフォテインメントなどの幅広いアプリケーションを最適化して最大限の可能性を引き出すことができます。

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AU7P デバイスは、2023 年後半にプリプロダクション シリコンとプロダクション シリコンの出荷を開始する予定です。ZU3T デバイスは、2023 年前半にアーリー アクセス カスタマー向けプリプロダクション シリコンの出荷を開始し、2023 年後半にプロダクション シリコンを出荷する予定です。

au7p-zu3t

AU7P および ZU3T は、ISO26262 ASIL-C レベルの認証を取得した AEC-Q100 規格準拠の車載 (XA) グレードで提供される予定です。このスケーラブルなソリューションは、クリティカルな機能安全モジュールとセキュリティ機能を統合し、最適なワット性能を達成できるため、さまざまなオートモーティブ プラットフォーム開発に最適です。

コスト重視製品の UltraScale+ FPGA および SoC の詳細は、こちらをご覧ください。デバイスの価格や今後の予定については、お近くの販売代理店またはこちらからお問い合わせください。

後注:

  1. AUS-001: AU7P のスタティック消費電力の概算値は、2022 年 10 月 24 日現在、Xilinx Power Estimator (XPE) 2022.1.2 を使用した AU10P の値をスケーリングして算出したものです。AU7P とのロジック セル数の差を考慮して電力をスケーリングしています。実際のスタティック消費電力は、実際のデバイス仕様によって異なる可能性があります。
  2. AUS-004: 公開されている Artix UltraScale+ の仕様に基づいて HDIO を使用する場合を想定して算出されています。AU7P の HDIO 数は 144、AU10P の HDIO 数は 72 です。
  3. AUS-005: 公開されている Artix UltraScale+ の仕様に基づいて、すべての IO (HD+HP) を使用する場合を想定して算出されています。AU7P の最大 IO 数は 248、AU10P の最大 IO 数は 228 です。
  4. AUS-006: 公開されている Artix UltraScale+ の仕様に基づいて、総ブロック RAM (BRAM) を使用する場合を想定して算出されています。AU7P は 3.8Mb BRAM、AU10P は 3.5Mb BRAM です。
  5. ZUS-001: ZU3T のスタティック消費電力概算値は、2022 年 10 月 24 日時点で Xilinx Power Estimator (XPE) ツールの 2022.1.2 バージョンを使用した ZU4 の値をスケーリングして算出しています。ZU3T とのロジック セル数の差を考慮して電力をスケーリングしています。実際のスタティック消費電力は、実際のデバイス仕様によって異なる可能性があります。
  6. ZUS-004: 公表されている Zynq UltraScale+ の仕様に基づきます。ZU3 の総帯域幅は 24Gb/s (4 PS-GTR @ 6Gb/s)、ZU3T の総帯域幅は 124Gb/s (4 PS-GTR @ 6Gb/s + 8 GTH @ 12.5Gb/s) です。
  7. ZUS-005: 公表されている Zynq UltraScale+ の仕様に基づきます。ZU3 の DSP スライス数は 360、ZU3T の DSP スライス数は 576 です。
  8. ZUS-006: 公開されている Zynq UltraScale+ の仕様に基づいて、すべてのブロック RAM (BRAM) と UltraRAM (利用可能な場合) を使用した場合を想定して算出されています。BRAM と UltraRAM の合計は、ZU3 が 7.6Mb、ZU3T が 17.1Mb となります。