UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

データ センター向けのザイリンクス SmartCORE IP および LogiCORE™ IP は、複雑なネットワーク機能 (トラフィック管理、パケット処理、TCP オフロード、暗号化、圧縮、セキュリティなど) および必要となるすべての I/O インターフェイス (1G/10G/40G/100G Ethernet MACs、PCIe Gen2/Gen3、XAUI/XLAUI/CAUI、Serial Rapid I/O、SATA、および SAS) を実行できる実証済みの IP コアを豊富に提供しているため、システム設計者はこれらを利用することによって、他社より一歩リードしたプロジェクト開発を行うことができます。

これらの実証済み IP コアのほとんどは、特定アプリケーションの性能要件に合わせてカスタマイズ可能です。ザイリンクスでは、一世代先のシステム設計を目指して、これらの IP をカスタマイズして使用できるようにサポートする専門エンジニアおよびデザイン サービスを提供しています。

データセンター設備のデザインに利用できるすべての SmartCORE IP および LogiCore IP を次の表に示します。

フラッシュ メモリ

リソース タイプ プロバイダ

Advanced Flash Controller Interface (AFCI)

  • マルチポート アーキテクチャにより、最大 32 個の NAND デバイスを接続可能 (合計 128 NAND ターゲット)
  • 管理キューと I/O キューを分離して柔軟なデータパス管理が可能
  • コマンドのサブミッション/コンプリーションに最大 1 つのレジスタ書き込み
  • コマンド フェッチ、コマンド コンプリーション、データ移動に業界標準のバス インターフェイス (AXI-4) マスターを使用
  • 各コマンド キューに最大 64k コマンドをサポート
  • 独立した R/W チャネルによって、システムから NAND と NAND からシステムへのデータ移動が同時に可能
  • NAND LUN を用いてコマンドを管理するため、NAND から/NAND へのスループットが最大化
  • 自動トレーニング シーケンスがチップ単位のイネーブルで実行
  • ファームウェアで選択可能なタップを使用して、Set Feature コマンドで迅速なスピード変更が可能
  • NAND の種類に基づいた選択可能な BCH-ECC 訂正機能
  • ONFI 3.2/4.0 準拠の MLC および SLC NAND をサポート
  • NV-DDR、NV-DDR2、Toggle 2.0 をサポート
  • オプション: AES-XTS 256 ビットの暗号化 (P/N: IPC-BL157A-1-ZM)
  • オプションで利用できる AES-XTS の暗号化アルゴリズムは FIPS-197 認定を取得
アライアンス メンバーの IP IntelliProp Inc. 

フラッシュ エラー訂正

リソース タイプ プロバイダ

Flash Memory LDPC Flash Error Correction (フラッシュ メモリ用の LDPC フラッシュ誤り訂正)

  • シャノン限界に近いクラス最高のコード性能
  • 独自の最適化方法で 1e-15 以下の低エラー レートを実現
  • オンザフライでのコード レート変更に対応
  • ハード判定デコードとソフト判定デコードの両方に対応
  • 高スループットかつ低レイテンシ
  • エリアと消費電力を最小化するように最適化された FPGA
LogiCORE IP ザイリンクス

ECC (BCH アルゴリズム)

  • 高帯域幅、低レイテンシのパラレル エンコード/デコード パス
  • エンコード ブロック数を指定可能
  • デコード ブロック数を指定可能
  • コード ワードの長さ (K) を指定可能、最大 8192 バイト
  • ブロック サイズを指定可能
  • FIFO データ インターフェイスを指定可能 (32、64、128、256)
  • 並列エンコーダー
  • シンドローム計算用の並列デコーダー
  • エラー訂正値 (T) をユーザーが指定可能
  • ユーザーが指定できるフィールド divisor により、並列化されたエラー検索が可能
アライアンス メンバーの IP IntelliProp Inc. 

ネットワーク トラフィック管理

リソース タイプ プロバイダ

Traffic Manager (トラフィック マネージャー)

  • 32k キュー
  • 5 ステージ
  • 各ステージに SP+DWRR
SmartCORE IP ザイリンクス

NIC 機能

リソース タイプ プロバイダ

低レイテンシ Ethernet MAC

  • 100G および 40G イーサネット ライン レート動作
  • オプションのフレーム チェック シーケンス (FCS) のチェック、追加、削除
  • 動的/静的スキュー調整機能
  • PCS レーン マーカーの挿入と削除
  • PCS レーンのフレーミングおよびデフレーミング (各 PCS レーンのスワップを含む)
  • 802.3ba に従ったパケット間ギャップ (IPG) の挿入と削除
LogiCORE IP ザイリンクス
低レイテンシの 25G Ethernet IP
  • 25 ギガビット イーサネットコンソーシアムの仕様に準拠
  • 25Gb/s で動作する Base-R PCS サブレイヤー
    • オートネゴシエーション機能 (オプション)
    • FEC サブレイヤー (オプション)
  • 低レイテンシ
  • オプションの AXI4-Lite Management インターフェイスまたはステータス/コンフィギュレーション ベクターを使用して設定および監視
  • 包括的な統計的収集
  • 802.3/802.1Qbb フロー制御をサポート
  • VLAN およびジャンボ フレームをサポート
LogiCORE IP ザイリンクス

TCP Offload Engine (TCP オフロード エンジン)

  • 10G TOE を使用する極低レイテンシ (100ns 以下)
  • 持続性のある大規模 TCP ペイロード (リモート サーバー/クライアント容量による)
  • 8/16/32K バイトのスケーラブルなペイロード FIFO を備えた 128 セッション
LogiCORE IP Intiliop

XAUI

  • 10 ギガビット イーサネット IEEE 802.3-2008 仕様向けに設計
  • 6.25Gb/s のトランシーバーを 4 つ使用して、20G のダブルレート XAUI (Double XAUI) をサポート
  • 10 ギガビット ファイバー チャネル (10-GFC) XAUI データ レートおよびトラフィックをサポート
  • 10-Gb/s データ レートを達成するためには、3.125Gb/s のトランシーバーを 4 つ使用
  • データ端末装置 (DTE) をインプリメント
  • XGMII Extender Sublayer (XGXS)、PHY XGXS、および 10GBASE-X Physical Coding Sublayer (PCS)
LogiCORE IP ザイリンクス

データ セキュリティ/圧縮

リソース タイプ プロバイダ

AES Cryptography (暗号化機能)

  • AES (Rijndael) や最新 NIST FIPS PUB 197 をインプリメント
  • すべての AES 鍵長 (128、192、256 ビット) を完全サポート
  • 40Gbps をはるかに超えるデータ レートをサポート
  • 暗号化と複合化用に個別コアを提供
  • ラウンド鍵の生成を分割して、ゲート数の少ないインプリメンテーション
  • すべての AES 動作モードを簡単にインプリメント (例: ECB、CBC、OFB、CFB、CTR、CCM、GCM、XTS、OCB)
アライアンス メンバーの IP Helion Technolgy Ltd.

LZRW3 データ圧縮

  • LZRW3 無損失データ圧縮アルゴリズムをインプリメント
  • 2K ~ 32K バイトのデータ ブロック サイズをサポート (データ増加に対応)
  • 完全自立型 - オフチップ メモリは不要)
  • 高性能 - データ スループットは 1Gbps を超える
  • データ通信およびストレージ アプリケーションのシステム性能を向上させるのに有効
アライアンス メンバーの IP Helion Technolgy Ltd.

IPSEC および MACSEC セキュリティ プロトコル

  • RFC 4303 型 IPsec ESP プロトコルのハードウェア アクセラレーションを実行
  • 必須および推奨される ESP-v3 機密性および完全性アルゴリズムをサポートするため、すべてコンフィギュレーション可能
  • IPv4/IPv6 IPsec の Transport/Tunnel モード アプリケーションに最適
  • Extended (64 ビット) をインプリメント
  • IKEv2 のシーケンス番号をサポート
  • すべての ESP セキュリティ サービスをサポート
  • コンビネーション
  • Gigabit/sec 単位のスループットをサポート
  • パディング挿入をサポート
  • トラフィック フロー機密性(TFC)
  • 自動 ESP パディングを実行
  • 生成とチェック
アライアンス メンバーの IP Helion Technolgy Ltd.

AES/XTS Encryption コア

  • 完全な Verilog コア
  • AES 暗号化 (128 ビットまたは 256 ビットを選択可能)
  • AES-XTS アルゴリズムは FIPS-197 認定を取得
  • エンコードおよびデコード チャネルは、統合し易くするため、独立した FIFO のように機能するように設計されている。制御ブロックには、ハードウェア ステート マシンやプロセッサで簡単に制御できるレジスタ インターフェイスがあり、キーの初期化、TWEAK の設定や管理などの動作を行う。
  • パイプライン パスの数を指定できるため、エリア要件と帯域幅要件のバランスを取ることができる。パラレル パイプラインの数を指定できるため、高性能/高スループット アプリケーションに対応できるだけでなく、より低い性能やリソースに制限のあるアプリケーションにも対応できる。
  • 迅速な統合をサポートするシミュレーション テスト ベンチとレジスタ初期化シーケンスがある
  • プロセッサおよび RTL 制御インターフェイス
  • 独立した暗号/逆暗号 (復号) キー管理
  • 並列の読み出し動作と書き込み動作をサポート
  • 変更されていないコアを介してデータを送信するためのバイパス機能
  • 16 バイト データ単位サイズの整数倍をサポート
  • Verilog/VHDL サポート
アライアンス メンバーの IP IntelliProp Inc.

PCIe Gen2 および Gen3

リソース タイプ プロバイダ
  • PCI Express™ Base Specification Revision 3.0/2.0/1.1 準拠
  • x1、x2、x4、x8、x16 レーンをサポート
  • 8.0、5.0、および 2.5 Gbit/s SERDES をサポート
  • エンドポイントおよびルート ポートをサポート
  • コアのビット幅 (32、64、128、256) オプションにより、処理機能にコア スピードを対応可能
  • AER、ECRC、MSI-X、マルチベクタの MSI、Lane Reversal をサポート
アライアンス メンバーの IP

Northwest Logic

PLDA

ストレージ インターフェイス

リソース タイプ プロバイダ

Serial ATA (SATA)

  • SATA 1.5Gb/s、3.0Gb/s、および 6.0Gb/s 業界仕様に完全準拠
  • Transport、AHCI、Application、Application Register (ARI) インターフェイス オプション
  • FIFO を使用するデータ インターフェイス
  • Seres、PIPE、または SAPIS インターフェイスのいずれかをサポート
アライアンス メンバーの IP Intelliprop Inc.

Serial Attached SCSI (SAS)

  • SAS 6.0Gb/s 業界仕様に完全準拠
  • レジスタ アクセス用の AHB-Lite および FPGA 固有のインターフェイス
  • SERDES または PHY 層インターフェイスのいずれかをサポート
  • SAS Verification IP で完全検証済み
アライアンス メンバーの IP Intelliprop Inc.

NVMe Host/Initiator コア

  • NVM Express 1.2.1 業界仕様に完全準拠
  • サードパーティの PCIe Root Complex IP コアに準拠
  • PCIe ハード ブロックによる自動化された初期化プロセス
  • 自動化されたコマンド サブミッションとコンプリーション
  • スケーラブルな I/O キューの深さ
  • 64k の未処理 I/O コマンドのサポート
  • スケーラブルなバッファー サイズ (最大 1GB)
  • プロセッサまたはステート マシンで駆動されるインターフェイス
  • サブミッション キュー コマンド コンテキストのエラー防止
  • 512 バイト ~ 16kB のブロック サイズに対応
  • プロセッサ インターフェイスを備えたアプリケーション レイヤー (コマンド ベース) インターフェイス
  • Verilog サポート (VHDLラッパーのみ)
アライアンス メンバーの IP IntelliProp Inc.

NVMe デバイス/ターゲット コア

  • NVM Express 1.2.1 業界仕様に完全準拠
  • サードパーティの PCIe Target IP コアに準拠
  • プロセッサ インターフェイスを備えたアプリケーション レイヤー (コマンド ベース) インターフェイス
  • FIFO を使用するデータ インターフェイス
  • レジスタ アクセスのプロセッサ インターフェイス
  • ユーザー プロセッシング システム用のコマンド割り込み
  • 合成時間の最大キュー深度は 64k までサポート
  • 自動化された完了通知時の PCIe 割り込み生成
  • 統合が容易になる同期デザイン
  • Verilog および VHDL ラッパー
アライアンス メンバーの IP IntelliProp Inc.
このページをブックマークに追加